基于CPLD的TMS320F2812硬件平臺設計

　　process（reset,xzcs2）

　　begin

　　if（reset=’0’） then

　　daccs=’1’；daca0=’1’daca1=’1’； --復位狀態(tài)

　　--選通0xC0000～0xC0003

　　elsif（xzcs2='0' and a18='1' and a17=’0’ and a16=’0’ and a3=’0’ and a2=’0’） then

　　daccs='0';

　　case a1_a0（1downto 0） is

　　when 00=>dac_a1_a0=00;--選擇A，B，C，D 數據保持通道

　　when 01=>dac_a1_a0=01;

　　when 10=>dac_a1_a0=10;

　　when 11=>dac_a1_a0=11;

　　when thers=>null;

　　end case;

　　--選通傳送寄存器

　　elsif（xzcs2='0' and a18='1' and a3=’0’ and a2=’1’and a1_a0=”00”） then

　　daccs='0';

　　ldac=’0’；

　　end if;

　　end if;

　　end if;

　　end process;

　　2.2.2 串行非易失型存儲器X25650芯片的應用

　　在這里，我們外擴了SPIOER 寄存器來(lái)控制DSP 與X25650 的SPI 接口，它的作用是連A18-A0XZCS2XWETMS320F2812XR/WD11-D0CSA0A1LDACDAC7625R/WDB11-DB0CPLD 譯碼邏輯daccsdaca0daca1DACTLR ldac圖 2通或割斷DSP 與X25625 的連接。當需要F2812 的SPI 接口與SPI515（SPI 接口型）仿真器連接，實(shí)現仿真操作時(shí)，可以通過(guò)寄存器屏蔽SPI 對X25650 的操作。SPIOER 控制寄存器的地址為0xC0002,使用了外部總線(xiàn)來(lái)對其進(jìn)行讀寫(xiě)，它的使用：

　　SPIOE 位：當SPIOE 位為“1”時(shí)，DSP 與X25650 各引腳接通；當為“0”時(shí)各個(gè)引腳斷開(kāi)，此時(shí)，DSP 上的SPI 引腳為高阻態(tài)，可以連接其他設備。上電復位時(shí)為“1”。該寄存器由CPLD 內部編程構成。

　　在 F2812 中，SPI 模塊支持125 種不同的波特率，通過(guò)向波特率寄存器（SPIBRR）寫(xiě)入設定值，可以與不同速率要求的外設通信。其波特率設定如下：

　　當 SPIBRR=3-127 時(shí)， SPI 波特率=LSPCLK/（SPIBRR+1）。當SPIBRR=0，1，2 時(shí)， SPI波特率=LSPCLK/4在這里：LSPCLK=設備的低速外圍時(shí)鐘頻率。SPIBRR=主SPI 設備中SPIBRR 的內容。

　　這里，通過(guò)配置低速外設時(shí)鐘預定標器寄存器（LOSPCP）和SPI 波特率寄存器（SPIBRR）中的內容，使DSP 的波特率達到5MHZ，滿(mǎn)足X25650 的要求。

　　2.2.3 字符型液晶顯示器的應用

　　本系統將字符型液晶顯示器MDL（S）16263 作為DSP 的一個(gè)慢速顯示設備，映射在XZCS6 區域。該模塊共有11 條信號線(xiàn)，RS 是寄存器選擇，低電平選擇指令寄存器，高電平選擇數據寄存器。R/W 是讀寫(xiě)控制端，低電平寫(xiě)顯示模塊，高電平讀顯示模塊。E 為允許輸入信號線(xiàn)（數據讀寫(xiě)操作允許信號），高電平有效。DB0~DB7 為數據線(xiàn)。

　　但是相比較 DSP 而言，LCD 是慢速設備，在設計器件時(shí)要考慮時(shí)序匹配問(wèn)題，加入合適的等待狀態(tài)。該液晶模塊讀寫(xiě)周期Tcyc 最小為1000ns，脈沖寬度Pw 最小為450ns,讀寫(xiě)操作數據保持時(shí)間最小為10ns,而F2812 的XINTF 外設接口的讀寫(xiě)訪(fǎng)問(wèn)默認情況下為最大值，為26 個(gè)XTIMCLK 周期（XTIMCLK 默認為SYSCLK/2，13ns.），也就是說(shuō)最大讀寫(xiě)周期為346ns,其中讀或寫(xiě)訪(fǎng)問(wèn)的建立階段默認為6 個(gè)XTIMCLK 周期、激活階段默認為14 個(gè)XTIMCLK 周期、跟蹤階段默認為6 個(gè)XTIMCLK 周期。因此，讀寫(xiě)周期需要加入等待狀態(tài)。

　　當對DSP 的XREADY 引腳采樣為低電平時(shí)，激活階段將擴展一個(gè)XTIMCLK 周期，在下一個(gè)XTIMCLK 周期期間，XREADY 再次被采樣。這一個(gè)過(guò)程一直被采樣，直至XREADY采樣為高，正常地完成訪(fǎng)問(wèn)。這里，我們利用CPLD 芯片將DSP 的XREADY 信號置為低電平，保持50 個(gè)XTIMCLK 周期，從而產(chǎn)生合適的等待狀態(tài)。如圖3 所示：

　　3 結論

　　本系統的開(kāi)發(fā)采用了 DSP+CPLD 的結構，這種結構將DSP 較強的數據運算能力與CPLD 的高集成性、硬件可重復編程性結合在一起，使系統的設計過(guò)程更加的合理、緊湊和簡(jiǎn)化。并且，該系統經(jīng)過(guò)擴展后可以應用在工業(yè)控制的多種場(chǎng)合，具有一定的實(shí)際參考價(jià)值。