減小元件中動(dòng)態(tài)和靜態(tài)功耗方法解析方案

結合采用低功耗元件和低功耗設計技術(shù)在目前比以往任何時(shí)候都更有價(jià)值。隨著(zhù)元件集成更多功能，并越來(lái)越小型化，對低功耗的要求持續增長(cháng)。當把可編程邏輯器件用于低功耗應用時(shí)，限制設計的低功耗非常重要。本文將討論減小動(dòng)態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說(shuō)明如何使功耗最小化。

功耗的三個(gè)主要來(lái)源是啟動(dòng)、待機和動(dòng)態(tài)功耗。器件上電時(shí)產(chǎn)生的相關(guān)電流即是啟動(dòng)電流;待機功耗又稱(chēng)作靜態(tài)功耗，是電源開(kāi)啟但I/O上沒(méi)有開(kāi)關(guān)活動(dòng)時(shí)器件的功耗;動(dòng)態(tài)功耗是指器件正常工作時(shí)的功耗。

啟動(dòng)電流因器件而異。例如，基于SRAM的FPGA具有高啟動(dòng)電流，因為這類(lèi)器件剛上電時(shí)是沒(méi)有配置的，而需要從外部存儲芯片下載數據來(lái)配置它們的可編程資源，如路由連接和查找表。相反地，反熔絲FPGA不需要上電配置，因而沒(méi)有高啟動(dòng)電流。

像啟動(dòng)電流一樣，待機功耗主要依賴(lài)于器件的電子特性。由于SRAMFPGA互連中SRAM單元的數量相當大，它們甚至在待機時(shí)也要消耗數百毫安電流。反熔絲FPGA具有金屬到金屬互連，不需要額外的晶體管來(lái)保持互連，因而也就不會(huì )產(chǎn)生額外的功耗。但是，對上述兩種FPGA類(lèi)型來(lái)說(shuō)，漏電流將隨工藝幾何尺寸的縮小而增加，這加劇了功耗問(wèn)題。

另一個(gè)難題是動(dòng)態(tài)功耗，其動(dòng)輒比待機功耗大好幾倍。動(dòng)態(tài)功耗與FPGA內部單元(如寄存器和組合邏輯)寄生電容的充電和放電頻率成比例，因而通常要針對設計進(jìn)行優(yōu)化。

下面將介紹FPGA設計中常用的一些可以降低功耗的技術(shù)：

采用FPGA的低功耗系統設計技術(shù)

1.狀態(tài)機編碼。大量的邏輯資源是由實(shí)現的有限狀態(tài)機的類(lèi)型來(lái)定義的。One-hlt狀態(tài)機編碼創(chuàng )建每個(gè)狀態(tài)的一個(gè)觸發(fā)器的狀態(tài)機，與Gray和二進(jìn)制狀態(tài)機，較少利用one-hot狀態(tài)機可以獲得功效更好的設計。一些綜合器軟件能自動(dòng)對狀態(tài)機進(jìn)行編碼，但最有效的方法是直接在HDL代碼中定義狀態(tài)值。

2.保護賦值。賦值保護的關(guān)鍵在于：若最終的輸出不需要更新，則阻止輸入信號向下傳播到其它邏輯塊。對輸入信號的賦值保護可確保僅在適當時(shí)改變輸出值，從而將不必要的輸出開(kāi)關(guān)減至最少。

在大型組合邏輯(例如寬總線(xiàn)復用器)的輸入端加鎖存器，這能抑制無(wú)效的開(kāi)關(guān)活動(dòng)，因為僅當輸出需要更新時(shí)輸入才被鎖好。類(lèi)似地，可利用控制寄存器來(lái)打開(kāi)或關(guān)閉低級別的模塊(如子模塊中的狀態(tài)機)。使大總線(xiàn)和子模塊保持在一個(gè)恒定狀態(tài)有助于減少不相關(guān)輸出開(kāi)關(guān)的數量。

3.組合環(huán)。在不注意的時(shí)候，設計師偶爾可能在FPGA設計中創(chuàng )建了組合環(huán)。當一組相關(guān)的組合邏輯在特定的條件下不斷振蕩時(shí)，就會(huì )形成這些組合環(huán)。振蕩器將消耗FPGA中的許多電流。因此，最好是評估振蕩器，或確保在重新評估之前任何反饋邏輯都由一個(gè)寄存器來(lái)進(jìn)行門(mén)控。

4.門(mén)控時(shí)鐘。對于暫時(shí)不使用的模塊，系統可以減慢或停止其時(shí)鐘。在任一給定時(shí)間，通過(guò)時(shí)鐘可以節省功耗。門(mén)控時(shí)鐘可以極大地節省功耗，因為有源時(shí)鐘緩沖器的數目減少，翻轉觸發(fā)器的次數將減少，因而那些觸發(fā)器的輸出端將減少可能反轉。門(mén)控時(shí)鐘要求仔細地規劃和分割算法，但節省的功耗相當可觀(guān)。

系統級應用的功耗節省方法：

1.系統時(shí)鐘速度。系統時(shí)鐘頻率對電路板的總功耗有顯著(zhù)影響，因為時(shí)鐘信號的開(kāi)關(guān)活動(dòng)最多，電容性負載最大。不過(guò)，時(shí)鐘速度又與帶寬性能直接相關(guān)。為了在功耗和吞吐量之間取得一個(gè)最佳平衡，設計者可以向不需要快時(shí)鐘的元件提供較慢的時(shí)鐘，而向那些對帶寬很關(guān)鍵的元件提供快時(shí)鐘，或使用一個(gè)內建的鎖相環(huán)來(lái)為需要高速性牟的特定模塊產(chǎn)生一個(gè)快時(shí)鐘。

2.元件使能。有時(shí)，即使它們行為對目前功能而言是不必需的，輸出端仍會(huì )被賦值。為了減少示使用的I/O產(chǎn)生的多余功耗，可以把一個(gè)系統控制器映射到FPGA，以關(guān)閉暫時(shí)不用的器件。當一個(gè)器件與當前操作無(wú)關(guān)時(shí)，系統控制可以解除其使用信號;或者，若該器件將在長(cháng)時(shí)間內不被訪(fǎng)問(wèn)，則可以把它置于睡眠模式。在低功耗FPGA中實(shí)現這樣一個(gè)系統控制器可以減少系統的總開(kāi)關(guān)活動(dòng)，并智能地使一些暫不需要的器件保持在睡眠模式。元件使能類(lèi)似于賦值保護，只不過(guò)元件使能是在系統級實(shí)現的，它控制的對象是電路板上的元件而非FPGA中的模塊。

3.智能協(xié)處理器。一般來(lái)說(shuō)不得，液晶顯示屏和微處理器占用了設計中的大部分功耗預算，

因此，常常通過(guò)降低LCD屏幕亮度或部分關(guān)閉屏幕來(lái)節省功耗。同樣地，使微處理器保持在睡眠模式也可以延長(cháng)電池壽命。

不幸的是，微處理器通常需要處理多個(gè)器件的中斷服務(wù)程序，這就使微處理器很難處于睡眠模式。鑒于此，把外圍振作和中斷控制等任務(wù)卸載到一個(gè)低功耗FPGA上可以大大降低功耗。在FPGA中實(shí)現的一個(gè)低功耗中斷控制器或數據協(xié)處理能夠自己處理一些中斷活動(dòng)，所以可以避免為了低優(yōu)先級活動(dòng)而喚醒微處理器。

對于那些嚴格要求低功耗的系統而言，采用合適的低功耗可編程邏輯器件和可以節省功耗的設計技術(shù)，有助于使系統功耗降至最小。