ADC技術(shù)在SDR實(shí)現中的挑戰

本文主要討論模擬數字轉換在SDR實(shí)現中的挑戰，以及ADC的哪些突破可以促進(jìn)軟件無(wú)線(xiàn)電的實(shí)際應用。

存在的問(wèn)題

SDR對于電信公司來(lái)說(shuō)，可以以最少的基礎設施部署成本，滿(mǎn)足覆蓋范圍寬廣的無(wú)線(xiàn)電頻率與標準，并應付它們的未來(lái)演進(jìn)。針對此需求，要求設計具有足夠的彈性，以支持比平常更寬的頻帶，并提供超過(guò)窄頻應用所需的動(dòng)態(tài)范圍。即最終必須能夠在多載波環(huán)境中，處理調制方式與帶寬皆不同的載波，以及信號阻隔(blocking)等需求。

DSP技術(shù)的進(jìn)步已大幅提高無(wú)線(xiàn)射頻系統數字后端的功能，有助于SDR的實(shí)現。目前還缺少的，就是將敏感度極高的模擬信號轉換為處理方便的數字信號。在這些無(wú)線(xiàn)電系統中AD轉換對于實(shí)現最終的目標非常重要。無(wú)線(xiàn)射頻系統的接收器(Rx)和發(fā)射器(Tx)都會(huì )用到ADC，它是SDR應用中不可或缺的器件。

ADC重要規格

靈敏度與可用帶寬是無(wú)線(xiàn)射頻系統接收器設計的主要規格。靈敏度是指無(wú)線(xiàn)射頻系統對天線(xiàn)輸入端微弱信號的處理能力，通常以dBm表示。對ADC而言，靈敏度通常轉換成信噪比(SNR)指標，并以dBc或dBFS表示(dBc是以載波信號為基準所表示的信噪比，dBFS則是以ADC的滿(mǎn)刻度輸入為基準)。無(wú)線(xiàn)射頻系統的小信號接收能力以及大干擾信號抑制能力皆與ADC的無(wú)雜散動(dòng)態(tài)范圍(SFDR)密切相關(guān)，SFDR是目標信號(載波)與ADC輸出中次高的雜散信號(無(wú)論是否為諧波)的比值，通常以dBc表示。

最后，轉換器的可用帶寬其實(shí)是定義不明確的名詞，主要指ADC在適當SNR和SFDR性能下所能處理的實(shí)際信號帶寬。在業(yè)界標準做法里，ADC規格是以模擬輸入頻率響應的-3dB為參考點(diǎn)。然而，現今許多轉換器雖標示有高達數百MHz的帶寬，實(shí)際性能卻在模擬輸入頻率增加到200-300MHz后就大幅下降。

帶寬考慮

SDR的重要優(yōu)點(diǎn)之一，是它不需要新硬件就能處理更大頻率范圍，就當前的全球頻譜使用情形來(lái)看，此點(diǎn)格外吸引人。每一種無(wú)線(xiàn)技術(shù)標準都會(huì )定義多種工作頻率，例如，GSM就能在400MHz、850MHz、900MHz、1800MHz、1900MHz甚至2500-2690MHz的GSM延伸頻帶上工作;3GPP頻率包括1800MHz、1900MHz和2100MHz;WiMAX頻率則包括2500MHz、3500MHz和往上一直到5GHz，而且未來(lái)還會(huì )應用在更多的頻率上。

由于頻率種類(lèi)復雜繁多，通過(guò)ADC盡可能把最大信號帶寬數字化就成為一項重要優(yōu)勢，這也使得ADC的采樣頻率成為這類(lèi)設計的重要關(guān)鍵。根據奈奎斯特條件，ADC在不產(chǎn)生迭頻(aliasing，目標信號數字化后混迭自身而造成失真的過(guò)程)下所能數字化的帶寬，為其采樣頻率一半 (Fs/2)。例如，采樣頻率為200MSPS的ADC最大能將100MHz帶寬的信號數字化。然而在實(shí)際應用里，負責將模擬輸入端帶寬限制為Fs/2的濾波器不可能是完美的，因此會(huì )降低實(shí)際可用的帶寬。

除了接收器外，大帶寬對無(wú)線(xiàn)發(fā)射來(lái)說(shuō)也很重要。由于功率放大器成本與其輸出功率成正比，提高效率就成為減少零件用料和工作成本的重要方法?，F代的數字預失真算法雖能將發(fā)射器功率放大器線(xiàn)性化，卻需要將帶寬放大到發(fā)射信號帶寬的好幾倍，再將此數字化帶寬回授給數字處理器，因此采樣速率極高的ADC在系統中即為一不可或缺的角色。

信噪比

為了維持最高靈敏度，SDR必須擁有很高的信噪比，以分辨微弱信號和進(jìn)行解調。無(wú)線(xiàn)技術(shù)標準演進(jìn)到6?QAM等高階調制機制后，對于A(yíng)DC的信噪比性能要求更為嚴格。當天線(xiàn)接收輸入功率很低時(shí)，ADC的信噪比(再加上本地振蕩器的相位噪聲)就成為限制因素，決定整個(gè)接收器的靈敏度。

SDR設計人員直到最近都還必須犧牲信噪比來(lái)提高采樣頻率(帶寬)，因為采樣率高達數百MSPS的最先進(jìn)ADC只有10位，信噪比則在50dBFS左右。隨著(zhù)ADS5463(12位/500MSPS)的出現， ADC的采樣頻率已大幅提高一倍(過(guò)去最高僅250MSPS)，使信噪比躍增至65dBFS左右，可以實(shí)現過(guò)去無(wú)法做到的許多設計。

除了能夠有效重建最大模擬信號帶寬外，處理增益是ADC采樣頻率的另一項附帶優(yōu)點(diǎn)。一般而言，ADC的信噪比都是以正弦波功率與轉換器在整個(gè)奈奎斯特頻帶(從0Hz到Fs/2，不包含直流)噪聲總和的比值來(lái)計算，總噪聲通常會(huì )均勻分布在奈奎斯特區域。當接收器處理該區域的某個(gè)頻帶信號時(shí)，數字濾波器就能大幅衰減該頻帶以外的噪聲。假設目標信號帶寬為BWSIG，ADC的采樣頻率為Fs，則實(shí)際的處理增益可計算如下：

圖1是采樣速率為500MSPS ADS5463這類(lèi)超高速ADC所能提供的處理增益。SDR的數字后端可以充分利用ADC的寬帶性能優(yōu)點(diǎn)。

圖1：ADC在500MSPS采樣頻率下的處理增益與目標信號帶寬關(guān)系圖。

無(wú)線(xiàn)接收器不斷進(jìn)步，最后將能直接采樣射頻信號。這類(lèi)作業(yè)所需的ADC技術(shù)雖未出現，但相關(guān)技術(shù)突破是可預期的。值得注意的是，信號抖動(dòng)最后也會(huì )對信噪比造成限制，也要列入考慮。在采樣系統里，下列公式2表示信噪比與抖動(dòng)之間的關(guān)系：

其中fin代表模擬輸入頻率，tjitter則是系統抖動(dòng)的均方根值。ADC采樣電路的內部抖動(dòng)會(huì )以平方根和的方式，加到外部提供的轉換器采樣時(shí)鐘。值得注意的是，信噪比的限制與實(shí)際采樣頻率無(wú)關(guān)，但會(huì )直接受到模擬輸入頻率的影響。這項基本限制將影響決定接收器中頻位置時(shí)，亦即當中頻提高時(shí)，簡(jiǎn)化接收器架構和濾波電路(也就是降低成本)的好處，會(huì )被ADC頻率和抖動(dòng)造成的限制所抵消。

無(wú)雜散信號動(dòng)態(tài)范圍

ADC的線(xiàn)性特性通常以其無(wú)雜散信號動(dòng)態(tài)范圍(SFDR)表示，在接收器天線(xiàn)的入射功率達到相當水平時(shí)，此特性變得非常關(guān)鍵，這可能發(fā)生在當目標信號很強(理想情形)，或頻帶內出現強干擾之時(shí)。如果是后者，ADC的線(xiàn)性特性就決定了目標信號能否被解調，特別是當目標信號功率很低時(shí)。由于強干擾的出現，可能會(huì )讓總信號(目標信號加干擾源)接近模擬輸入的滿(mǎn)刻度范圍，而限制了任何自動(dòng)增益控制(AGC)功能的應用。此時(shí)，ADC固有的線(xiàn)性性能就變成了瓶頸。

就像抖動(dòng)會(huì )限制SDR設計師可以設定多高的中頻一樣，SFDR對其選擇也有很大的影響。市場(chǎng)雖有許多ADC具備良好的線(xiàn)性特性，但都僅限于輸入頻率在200MHz以下，使高中頻的優(yōu)點(diǎn)受到SFDR滾降性能限制而無(wú)法實(shí)現。

采用最先進(jìn)BiCMOS工藝技術(shù)的新型模擬架構實(shí)現了模擬輸入緩沖器的集成，可在高達數百MHz的范圍提供很高的SFDR性能。ADS5463的模擬輸入緩沖器能將敏感的模擬輸入與轉換器內部的開(kāi)關(guān)電路完全隔離開(kāi)，使設計師能輕易達到器件數據手冊所列的性能。另外，ADS5463能在輸入頻率范圍提供固定不變的阻抗值。如圖2所示，ADS5463至少能在500MHz中頻范圍達到超過(guò)70dBc的SFDR性能。激增的性能將大幅簡(jiǎn)化無(wú)線(xiàn)電設計，當它配合非常高的信噪比和處理增益時(shí)更為有用。采用超高輸入頻率能進(jìn)一步降低無(wú)線(xiàn)電成本，能省下額外的降頻轉換步驟與相關(guān)的元件材料。

圖2：ADS5463在模擬輸入頻率范圍的SNR與SFDR性能(500MSPS采樣頻率)

本文小結

最新的混合信號技術(shù)，已能在前所未見(jiàn)的采樣頻率和模擬輸入頻率上提供強大性能，不但簡(jiǎn)化無(wú)線(xiàn)電設計，并提供更大工作帶寬及更高靈敏度。ADC技術(shù)不斷突破極限將持續為真正可重配置多標準無(wú)線(xiàn)電的來(lái)臨奠定基礎。