數字電路中△I噪聲的危害分析

　　時(shí)鐘是數字系統的核心之一。時(shí)鐘的產(chǎn)生與分布對系統的性能和功耗都有顯著(zhù)影響。時(shí)鐘偏差(clock skew)和時(shí)鐘抖動(dòng)(clock jitter)[6]是主要問(wèn)題，它們會(huì )導致數字系統的性能下降或工作出錯。然而，電源電壓波動(dòng)是引起時(shí)鐘分布網(wǎng)絡(luò )中抖動(dòng)的主要原因[7]。

　　從上述分析可見(jiàn)，△I噪聲會(huì )引起電源電壓波動(dòng)。電源電壓波動(dòng)造成的不良后果是多方面的、是嚴重的?？紤]到數字電路的規模越來(lái)越大及△I噪聲的疊加性，這一問(wèn)題會(huì )變得更加嚴重。

　　一個(gè)數字系統要求對各個(gè)門(mén)電路提供穩定的電源電壓。為了確保正常工作，電源電壓的波動(dòng)應控制在幾百毫伏以?xún)?。所以，電源電流尖峰脈沖問(wèn)題，已成為現代數字設計中必須解決的關(guān)鍵問(wèn)題之一。

　　2電路內部噪聲

　　在模擬電路中，外界噪聲通常是關(guān)注的重點(diǎn)。而對于數字電路，則內部噪聲最值得關(guān)注。一般來(lái)說(shuō)，產(chǎn)生內部噪聲源的原因包括地線(xiàn)噪聲、電源線(xiàn)噪聲、傳輸線(xiàn)(transimission line)反射、串擾(crosstalk)等，其中最重要的噪聲源是地線(xiàn)噪聲和電源線(xiàn)噪聲。

　　2.1 地線(xiàn)噪聲

　　由△I噪聲產(chǎn)生過(guò)程的分析可知，負載電容CL在放電時(shí)引起電流尖峰脈沖，該電流尖峰脈沖流經(jīng)接地線(xiàn)。由于接地線(xiàn)存在寄生電感，所以電流尖峰脈沖流經(jīng)接地線(xiàn)時(shí)，便產(chǎn)生噪聲電壓，即地線(xiàn)噪聲(接地線(xiàn)還有寄生電阻，但相對于寄生電感引起的噪聲而言，其引起的噪聲要小得多，可以不予考慮)。

　　實(shí)際上，由兩個(gè)晶體管同時(shí)導通引起的電流尖峰脈沖也流經(jīng)接地線(xiàn)，但由于相對于負載電容CL放電引起的電流尖峰脈沖而言，該電流尖峰脈沖要弱得多，所以在分析電流尖峰脈沖在接地線(xiàn)上引起的噪聲時(shí)，該電流可以不予考慮。

　　為方便起見(jiàn)，在具體分析地線(xiàn)噪聲的產(chǎn)生與危害時(shí)，可將邏輯電路等效為圖3所示的形式。

　　當開(kāi)關(guān)2 接通時(shí)，負載電容CL對地放電。隨著(zhù)上電壓的下降，其存儲的電荷流向地，在接地回路上形成一個(gè)電流尖峰脈沖，記作Idischarge。

　　隨著(zhù)放電電流建立然后衰減，這一電流變化通過(guò)接地引腳的電感起作用，在器件外的系統地平面與封裝內的地之間感應產(chǎn)生了一個(gè)電壓VGND，其大小為:

　　與滿(mǎn)幅值的輸出電壓相比，VGND通常較小。它不會(huì )嚴重影響發(fā)送信號，但會(huì )嚴重干擾負載，影響對信號的接收。因為對接收電路而言，VGND脈沖就像是直接疊加在輸入信號上的噪聲。

　　以上是TTL電路的情況。雖然CMOS電路的拓撲(topology)結構不同，但噪聲脈沖的概念是一樣的。

　　如果同一芯片上的N個(gè)容性負載相應的N路輸出同時(shí)轉換，則會(huì )得到N倍的地電流，于是噪聲脈沖的增大也接近N倍。