基于鎖相環(huán)的頻率合成電路設計

1 鎖相環(huán)及頻率合成器的原理
1．1 鎖相環(huán)原理
PLL是一種反饋控制電路，其特點(diǎn)是：利用外部輸入的參考信號控制環(huán)路內部振蕩信號的頻率和相位。因PLL可以實(shí)現輸出信號頻率對輸入信號頻率的自動(dòng)跟蹤，所以PLL通常用于閉環(huán)跟蹤電路。PLL在工作的過(guò)程中，當輸出信號的頻率與輸入信號的頻率相同時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是PLL名稱(chēng)的由來(lái)。PLL通常由鑒相器(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)三部分組成，PLL組成的原理框圖如圖1所示。

PLL中的鑒相器又稱(chēng)為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉換成uD(t)電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓uC(t)，對振蕩器輸出信號的頻率實(shí)施控制。鑒相器通常由模擬乘法器組成，利用模擬乘法器組成的鑒相器電路如圖2所示。

鑒相器的工作原理是：設外界輸入的信號電壓和壓控振蕩器輸出的信號電壓分別為：

式中的ω0為壓控振蕩器在輸入控制電壓為零或為直流電壓時(shí)的振蕩角頻率，稱(chēng)為電路的固有振蕩角頻率。則模擬乘法器的輸出電壓uD為：

用低通濾波器LF將上式中的和頻分量濾掉，剩下的差頻分量作為壓控振蕩器的輸入控制電壓uC(t)。即uC(t)為：

式中的ωi為輸入信號的瞬時(shí)振蕩角頻率，θ i(t)和θ 0(t)分別為輸入信號和輸出信號的瞬時(shí)位相，根據相量的關(guān)系可得瞬時(shí)頻率和瞬時(shí)位相的關(guān)系為：

即：

則瞬時(shí)相位差θd為：
對兩邊求微分，可得頻差的關(guān)系式為

上式等于零，說(shuō)明PLL進(jìn)入相位鎖定狀態(tài)，此時(shí)輸出和輸入信號的頻率和相位保持恒定不變的狀態(tài)，uc(t)為恒定值。當上式不等于零時(shí)，說(shuō)明PLL的相位還未鎖定，輸入信號和輸出信號的頻率不等，uc(t)隨時(shí)間而變。因壓控振蕩器的壓控特性如圖3所示，

該特性說(shuō)明壓控振蕩器的振蕩頻率ωu以ω0為中心，隨輸入信號電壓uc(t)的變化而變化。該特性的表達式為
上式說(shuō)明，當uc(t)隨時(shí)間而變時(shí)，壓控振蕩器的振蕩頻率ωu也隨時(shí)間而變，Pll進(jìn)入頻率牽引，自動(dòng)跟蹤捕捉輸入信號的頻率，使PLL進(jìn)入鎖定狀態(tài)，并保持ω0=ω。
1．2 頻率合成器原理
如圖4所示，PLL頻率合成器是由參考頻率源、參考分頻器、相位比較器、環(huán)路濾波器、壓控振蕩器、可變分頻器構成。參考分頻器對參考頻率源進(jìn)行分頻，輸出信號作為相位比較器參考信號?？勺兎诸l器對壓控振蕩器的輸出信號進(jìn)行分頻，分頻之后返回到相位比較器輸入端與參考信號進(jìn)行比較。當環(huán)路處于鎖定時(shí)，有f1=f2，因為f1=fr／M，f2=f0/N，所以有f0=Nfr/M。只要改變可變分頻器的分頻系數N，就可以輸出不同頻率的信號。

2 集成鎖相環(huán)CD4046電路介紹
CD4046是通用的CMOS鎖相環(huán)集成電路，其特點(diǎn)是電源電壓范圍寬(為3V~8V)，輸入阻抗高(約100M Ω)，動(dòng)態(tài)功耗小，在中心頻率f0為10kHz下，功耗僅為600μW，屬微功耗器件。在電源電壓VDD=15V時(shí)最高頻率可達1．2MHz，常用在中、低頻段。CD4046內部集成了相位比較器1、相位比較器2、壓控振蕩器以及線(xiàn)性放大器、源跟隨器、整形電路等。各引腳功能如下：
1腳是相位輸出端，環(huán)路人鎖時(shí)為高電平，環(huán)路失鎖時(shí)為低電平。2腳是相位比較器I的輸出端。3腳是比較信號輸入端。4腳是壓控振蕩器輸出端。5腳是禁止端，高電平時(shí)禁止，低電平時(shí)允許壓控振蕩器工作。6、7腳是外接振蕩電容端。8、16腳是電源的負端和正端。9腳是壓控振蕩器的控制端。10腳是解調輸出端，用于FM解調。11、12腳是外接振蕩電阻。13腳是相位比較器2的輸出端。14腳是信號輸入端。15腳是內部獨立的齊納穩壓管負極。圖5是CD4046內部結構圖，圖6是外圍電路連線(xiàn)圖。