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一種用于高速高精度ADC的電壓基準源設計

作者： 時(shí)間：2010-06-11 來(lái)源：網(wǎng)絡(luò ) 收藏
從(5)式可以看出，VBE與溫度并不是簡(jiǎn)單的線(xiàn)性關(guān)系，最后一項就是非線(xiàn)性項。其中η是與工藝相關(guān)的量。如果發(fā)射極電流是PTAT電流，那么α=1；如果發(fā)射極電流與溫度無(wú)關(guān)，則α=0。圖1中流入Q1、Q2的電流是PTAT電流，故有：



因流入Q3的電流也與溫度無(wú)關(guān)，故有：



由于流過(guò)R4和R5的電流INL正比與VNL，故可表示為：



設M1、M2、M3和M4管的寬長(cháng)比一樣，所以，流過(guò)四個(gè)管子的電流相等且都等于：



從式(10)可以看出，式子的第三項用來(lái)消除VEB1的非線(xiàn)性，這樣，結合(6)式可得：



這樣，由(10)式可以得到輸出的基準電壓源為：



2.2 低噪聲箝位運放的設計

在基準源中，箝位運放的主要作用是通過(guò)電流負反饋使與輸入端連接的結點(diǎn)的電壓強制相等，并且與電源電壓無(wú)關(guān)?？捎眠\放的輸出對電流源進(jìn)行適當的偏置，使其流過(guò)的電流與輸入電壓無(wú)關(guān)，從而使R的電流為PTAT電流。實(shí)際的運放通常會(huì )存在失調電壓、有限增益以及運放噪聲，這些都會(huì )對基準電壓源的性能造成影響，由于基準電壓源一般工作在低頻條件下，因此，對運放的頻率特性要求不高。

本文在設計低噪聲箝位運放的過(guò)程中，重點(diǎn)考慮了以下幾個(gè)因素：

(1)由于運放的兩個(gè)輸入端基本為固定電位，不需要考慮動(dòng)態(tài)范圍，因此，運放的設計不考慮共模輸入范圍；為了保證電路適用于低電源電壓場(chǎng)合，cascode結構不再適合，因此，本文選用普通兩級運放的設計方式；

(2)選用PMOS作為運放的輸入級。因為PMOS的載流子與空穴的遷移率比NMOS的電子遷移率低2～5倍，故可以較大的減小1／f噪聲。同時(shí)由于1／噪聲與MOS管的面積成反比，因此，輸入管的面積需要做的很大；

(3)為了使1／f噪聲最小化，負載晶體管的柵長(cháng)應該比輸入管的柵長(cháng)更長(cháng)；

(4)減小箝位運放的帶寬可以有效的減小熱噪聲的影響。

經(jīng)過(guò)仿真可以得到如圖2所示的低噪聲箝位運放的頻率特性曲線(xiàn)，該曲線(xiàn)表明箝位運放的開(kāi)環(huán)增益為81dB，單位增益帶寬為139 MHz，相位裕度為61°，失調電壓為0.02 mV，可見(jiàn)該運放能夠滿(mǎn)足系統要求。

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