一種低壓高線(xiàn)性CMOS模擬乘法器設計

將這種減法電路和4個(gè)工作在飽和區的NMOS管相結合，得到一種新型的CMOS四象限模擬乘法器，如圖4所示。

如上述，定義圖4中2個(gè)差分輸入對分別為Via1=V1-V2；Vid2=V3-V4，輸出端Vo1，Vo2。為了使電路工作在飽和區，最小的電源電壓必須滿(mǎn)足：

最終輸出Vo，由式(6)、式(7)相減可得：

由輸出式(11)可知，該乘法器的輸出增益僅由負載電阻R，以及M9～M12晶體管的跨導參數決定。相比圖1所示電路結構，節約4個(gè)電阻，減少了版圖面積，電路結構更為簡(jiǎn)單。

2 電路仿真與分析
對圖4所示乘法器使用HSpice仿真軟件進(jìn)行仿真，其中MOS晶體管模型參數由典型0．18 μm CMOS工藝提供。電源電壓為1．8 V，仿真結果顯示，在1．8 V的工作電壓下，該乘法器靜態(tài)功耗可低至80μW，其線(xiàn)性輸入范圍達到±0．3 V，-3 dB帶寬可達到1 GHz。
為合理比較圖1和圖4所示兩種乘法器性能，將它們靜態(tài)功耗和轉換增益設為一致。晶體管參數設置如下：

其中2個(gè)電路靜態(tài)電源功耗均設為195μW；圖1中，Vid1，Vid2的共模電平設為0．66 V；圖4中，Vid1的共模電平設為0．6 V，Vid2的共模電平設為0．2 V。