基于FPGA的LVDS內核設計及其外圍電路設計

低壓差分信號LVDS（Low Voltage Differential Signal）是由ANSI/TIA/EIA-644-1995定義的用于高速數據傳輸的物理層接口標準。它具有超高速（1.4Gb/s）、低功耗及低電磁輻射的特性，是在銅介質(zhì)上實(shí)現千兆位級高速通信的優(yōu)先方案；可用于服務(wù)器、可堆壘集線(xiàn)器、無(wú)線(xiàn)基站、ATM交換機及高分辨率顯示等等，也可用于通信系統的設計。BLVDS（Bus LVDS）是LVDS技術(shù)在多點(diǎn)通信領(lǐng)域的擴展，要求附加總線(xiàn)仲裁設計、更大的驅動(dòng)電流（10mA）和更好的阻抗匹配設計。

　　通常是LVDS電路設計使用各種專(zhuān)用芯片，如美國國家半導體公司的DS92LV16等。我們用FPGA芯片自行設計BLVDS內核及擴展部分。相比之下，使用FPGA可大幅減少芯片數量，降低成本，提高系統可靠性，同時(shí)具有更大的靈活性和向后兼容性。由于目前尚無(wú)實(shí)用的16位VLVDS收發(fā)器芯片問(wèn)世，本設計也填補了專(zhuān)用芯片（ASIC）的空白。

　　我們選了Xilinx公司的XCV50E。此芯片屬于Virtex-E系列，具有如下特性： *0.18nm 6層金屬工藝，具有5.8萬(wàn)個(gè)系統門(mén)；

*使用1.8V核心電壓，低功耗設計；

　　*130MHz同部時(shí)鐘；

　　*64KB的同步塊同存（BlockRAM），可實(shí)現真正的雙口操作；

　　*支持包括LVDS、BLVDS在內的20種高性能接口標準；

　　*8個(gè)全數字的延遲鎖定環(huán)DLL（Delay Locked Loops），具有時(shí)鐘移相和乘除功能；

　　*支持IEEE 1149.1邊界掃描標準，具有基于SRAM的在系統配置功能。

　　我們使用Xilinx Foudation F3.1i軟件開(kāi)發(fā)XCV50E芯片。設計流程為：首先用編寫(xiě)VHDL語(yǔ)言程序、繪制原理圖或設計狀態(tài)機的方法生成網(wǎng)絡(luò )表，功能仿真正確后，經(jīng)過(guò)翻譯、映射、放置和布線(xiàn)、時(shí)序優(yōu)化及配置過(guò)程，生成比特流文件。然后，進(jìn)行時(shí)序仿真，仿真通過(guò)后下載到PROM中。（我們用了Xilinx公司的XC18V01。）

　　1 結構及工作過(guò)程

　　1.1 系統結構和FPGA結構

　　本通信系統由背板和若干通信子卡組成。背板并更有8個(gè)插槽，并布有BLVDS總線(xiàn)和其它控制、地址總線(xiàn)。通信子卡由EP7211芯片（負責數據處理）、XCV50E及DRAM、PROM等外圍芯片和元件組成，系統結構如圖1所示。

設計完成后的XCV50E由控制部分、發(fā)送FIFO、幀編碼器、串化器、解串器、幀解碼器、數據檢出器、接收FIFO、時(shí)鐘倍頻器及輸入輸出單元等部分組成，結構如圖2所示。


1.2 工作過(guò)程

　　在發(fā)送子卡中，EP7211將待發(fā)數據整理成多個(gè)長(cháng)255字，字寬16位的數據幀，發(fā)至FPGA內的發(fā)送FIFO中。該FPGA得到總線(xiàn)控制權后，即發(fā)送同步幀（由同步字與填充字組成），待被尋址的接收子卡實(shí)現與自己的同步后，再發(fā)送數據幀。各幀數據經(jīng)串化器轉化為兩對差分信號，并從中獲得同步信息并實(shí)現同步，繼而檢出有效數據，寫(xiě)入接收FIFO，同時(shí)以快中斷（FIQ）通知EP7211。

　　2 軟件設計

　　2.1 EP7211程序設計

　　通信子卡內的EP7211為系統級芯片，用來(lái)預處理和接收數據。EP7211的內核為ARM7TDMI，使用32位精簡(jiǎn)指令。發(fā)送數據的流程如圖3所示。接收較簡(jiǎn)單，只需在快中斷（FIQ）服務(wù)程序中寫(xiě)入接收FIFO的讀取代碼即可。