另一層設計考量――混合技術(shù)降低動(dòng)態(tài)功耗

隨著(zhù)行動(dòng)裝置成為市場(chǎng)主流，以及不斷攀升的能源成本和環(huán)保意識的提高，功耗（power consumption）已成為設計人員最關(guān)心的議題。功耗大抵可分為兩部分，其一是靜態(tài)（static）或漏電（leakage）功耗，當元件處于待機狀態(tài)時(shí)該情況自然會(huì )產(chǎn)生；其二是動(dòng)態(tài)功耗（dynamic power），指的是元件切換過(guò)程中所產(chǎn)生的功率消耗。就降低功耗而言，兩者都是設計上重要的議題；而這份報告主要是探討動(dòng)態(tài)功耗及如何改善其相關(guān)的度量（metric）。

傳統設計中的另一層考量

過(guò)去數十年來(lái)，設計人員運用合成（synthesis）設計塬則進(jìn)行設計，如此可產(chǎn)生同步時(shí)脈（synchronous clock-based）的架構。在這樣的設計方法下，所有的邏輯電路轉換由透過(guò)時(shí)脈網(wǎng)路分配的主時(shí)脈所支配。若最長(cháng)的邏輯路徑（logic path）超過(guò)主時(shí)脈的L期時(shí)間，則設計人員必須設法減緩時(shí)脈，或者加快長(cháng)路徑的速度。為了最有效地權衡兩者，設計人員會(huì )使用靜態(tài)時(shí)序分析工具，進(jìn)行最長(cháng)路徑的運算及邏輯電路的最佳化，直到他們達成所預定的時(shí)序頻率。

以上所述是當今設計所運用的基本方法論，它的效果不錯、能達成每個(gè)技術(shù)節點(diǎn)的速度優(yōu)化，而且極為可靠。然而就當今的設計環(huán)境來(lái)說(shuō)，其主要的缺點(diǎn)是它把面積（area）和功率列為第二和第叁考量順位，但以目前消費者對于更小、更快速且強調功能特色裝置的迫切需求而言，設計人員不能再把面積與功率視作次要的設計目標，而是必須審慎評估及改善這兩項度量，以滿(mǎn)足當今的設計要求。

當我們在進(jìn)行同步設計分析并將動(dòng)態(tài)功耗納入考慮時(shí)，可以辨識出兩種造成過(guò)度功率耗損的塬因。其中之一是時(shí)脈分配（clock distribution），它能確保所有的邏輯電路與主時(shí)脈同步。整個(gè)時(shí)脈結構上的時(shí)脈偏移對于晶片的效能有直接的影響，因此必須設法將時(shí)脈延遲及偏移的發(fā)生降至最低。管上述架構允許設計人員提高時(shí)脈頻率（及效能），但它也會(huì )消耗掉20％到60％的晶片功率，且需要大量的半導體空間。換句話(huà)說(shuō)，這種設計方法雖然效率高但成本也高，特別是在功率方面。

同步設計也意味著(zhù)電路中的所有轉換會(huì )「聚集（bunch up）」在時(shí)脈邊緣。舉例來(lái)說(shuō)，在每個(gè)有效時(shí)脈邊緣上，所有發(fā)生在邏輯路徑的轉換會(huì )同時(shí)被執行，而當條件順著(zhù)組合邏輯鏈（combinatorial logic chain）被滿(mǎn)足后，這些轉換就會(huì )逐漸停止。若以圖示表示，該現象可用鋸齒波形來(lái)呈現。而大多數的動(dòng)態(tài)功率就是在這樣的執行過(guò)程中被消耗掉的，直到路徑末端幾乎沒(méi)有功率被消耗為止。若是在最佳時(shí)序的狀態(tài)下，則最后的轉換應當在下一個(gè)時(shí)脈進(jìn)行前就減弱。

就時(shí)序（timing）而言，該方法論的效果不錯，若能妥善分配L期中的轉換以及消除鋸齒波形，則在任何時(shí)間點(diǎn)所需的最大功率將會(huì )大幅降低，幅度約30％到50％左右。這是因為電源供應線(xiàn)不需要處理每個(gè)時(shí)脈周期（clock cycle）一開(kāi)始產(chǎn)生的眾多元件切換所帶來(lái)的電流突波（power surge），也因此可以減少面積并降低功率的浪費。

有一個(gè)簡(jiǎn)單但不切實(shí)際的解決方式是，建立一個(gè)帶有適當延遲的客u邏輯電路（custom logic）去達成每個(gè)輸出點(diǎn)所欲達到的功能，藉此妥善調整功率的分派。這個(gè)做法可以讓速度變得很快，有點(diǎn)類(lèi)似讓單一印表機對上單一電腦，而不是透過(guò)區域網(wǎng)路讓多個(gè)使用者共享一臺印表機的資源。然而這樣的架構需要大量的面積、邏輯電路及功率才能恰當的運作。我們相信一定有其他更好的方式能達成時(shí)序、效能、功率及面積的目標，同時(shí)又能符合經(jīng)測試且有效率的合成設計方法（methodology of synthesis-based design）。

提升省電效率的方法

時(shí)脈閘控（clock gating）是用來(lái)在同步設計環(huán)境中，達成較佳動(dòng)態(tài)功耗效能的最常見(jiàn)技術(shù)。時(shí)脈閘控本身即是違反傳統的同步設計規則，而當今很多工具便是利用這樣的「漏洞（loophole）」成功地改善功耗的問(wèn)題。利用時(shí)脈閘控技術(shù)，除非輸入至正反器（flip-flop）的資料遭到改變，否則正反器將不會(huì )接收到時(shí)脈訊號， 如此一來(lái)可以避免把功率浪費在正反器單元中，以及避免把功率用在受到閘控的任何時(shí)脈樹(shù)部分。因此，當前的設計工具大量利用時(shí)脈閘控達成大幅降低動(dòng)態(tài)功耗的目的。

在任何復雜的邏輯錐（cone of logic）中，當路徑進(jìn)一步到達邏輯錐區時(shí)，很多轉換便會(huì )被封鎖住，而無(wú)法透過(guò)時(shí)脈閘控來(lái)抑制。其中有些轉換可作為「資料閘控（data gating）」用，而這個(gè)時(shí)候便能識別出，那些在不影響電路輸出情況下進(jìn)行轉換的邏輯電路。常見(jiàn)的例子像是在某些時(shí)間點(diǎn)未被使用的操作輸入，或是在L期中進(jìn)行改變的記憶體讀取地址。平息這類(lèi)型的轉換將大幅降低電路中耗費功率的轉換，同時(shí)對時(shí)序造成的影響也最小。進(jìn)而使得該電路變得更省電。

將功耗降至最低的工具

為了進(jìn)一步提升效率，設計人員必須在架構層級（architectural level）進(jìn)行最新技術(shù)的運用。新思科技DesignWare minPower Components在各式環(huán)境中，都能盡可能地以耗用最低功率的方式運作。架構上來(lái)說(shuō)，這些元件是在最省電的配置下被執行，它們用來(lái)執行各自的功能，同時(shí)將耗用功率但無(wú)產(chǎn)出的假性轉換的數量降至最低。而透過(guò)Design Compiler Ultra （DC Ultra）改善實(shí)作過(guò)程中的架構性選擇（區域時(shí)序及交換動(dòng)作都可被納入考量），minPower Components可為所有運算環(huán)境提供最佳架構性解決方案。

此外，分析顯示，由于其大型的電路尺寸及頻繁的交換活動(dòng)，資料路徑電路（datapath circuits ）經(jīng)常耗用大量的動(dòng)態(tài)功率。而對于必須維持電源開(kāi)啟一段時(shí)間的電路而言，這類(lèi)的影響也就越顯著(zhù)。為了降低這些電路的功耗，DesignWare minPower Components包含了一系列具有轉換機率成本的資料路徑架構。當使用DesignWare minPower Components IP及DC Ultra流程，它能讓資料路徑產(chǎn)生器計算每個(gè)架構及編碼決策的功率，進(jìn)而讓DC Ultra產(chǎn)生可以平息交換活動(dòng)的路徑資料架構、限制錯誤的產(chǎn)生及傳遞，以及利用較高比例的低漏元件資源。

DesignWare minPower Components亦附有利用轉換機率（transition probabilities）的功率模型，不論所提供的實(shí)際交換動(dòng)作是使用者定義或是來(lái)自交換動(dòng)作互換格式（Switching Activity Interchange Format，SAIF）中的模擬向量，DesignWare minPower Components都可根據交換的內容，進(jìn)行資料路徑架構的最佳配置。它可以以最佳的方式重新排列資料路徑樹(shù)（datapath tree）及改變運算編碼，以便停止交換動(dòng)作及錯誤的產(chǎn)生，進(jìn)而減少功耗。

該高層級優(yōu)化技術(shù)還可以協(xié)助設計人員根據個(gè)別設計的特性達到功率的節省。資料路徑架構可以讓設計達成友善的資料路徑閘控，且當資料無(wú)效時(shí)可讓設計人員關(guān)閉整個(gè)路徑資料區塊的交換。該路徑資料架構是依照可利用嵌入閘控邏輯進(jìn)行配置的結構所設計，如此可以排除對于外部隔絕閘的需求，因為這類(lèi)的需求經(jīng)常會(huì )降低時(shí)序的特性。

另外，在現有的低功耗設計流程中如果裼DesignWare minPower Components也相當地簡(jiǎn)明易懂。例如時(shí)脈閘道技術(shù)、低功率合成以及利用多層臨界電壓降低漏電等方式仍然可以搭配使用，以生產(chǎn)更省電的設計。

結論

在設計技術(shù)持續演進(jìn)的過(guò)程中，動(dòng)態(tài)功耗仍是低功耗設計的重要議題。任何晶片的功能都是透過(guò)邏輯電路的轉換來(lái)達成，而這些轉換會(huì )耗用掉功率。省電效率對當今復雜的晶片來(lái)說(shuō)是如此重要，以致于設計人員必須不斷尋找新的方式，在耗費最小功耗的前提下達成最大的效益。傳統的同步設計方法論仍有運用的空間，但結合非同步設計、資料敏感度，及較高層級方式的混合式解決方案，也不失為一個(gè)好的折衷方式，而這類(lèi)的解決方案有仍待設計人員的持續探索。