數字電路設計中部分常見(jiàn)問(wèn)題解析

摘要：借助一個(gè)雙向計時(shí)器的設計電路，以舉例的形式對數字電路設計中3個(gè)方面的常見(jiàn)問(wèn)題進(jìn)行了較為詳盡地分析，并提出了一些見(jiàn)解，即針對控制設計方面在分析了其實(shí)質(zhì)要求的基礎上提出解決問(wèn)題的關(guān)鍵是選取合適的輸入控制信號和正確列出真值表或狀態(tài)表，針對時(shí)序方面通過(guò)比較同步和異步的特點(diǎn)并指出可采用同步的“分頻”和異步的“級聯(lián)”完成設計，而針對引腳方面則解析了一般芯片中幾個(gè)特殊引腳并準確闡述了其所蘊含的不容易被理解的概念。
關(guān)鍵詞：?jiǎn)?wèn)題解析；數字電路設計；控制；時(shí)序；引腳

21世紀是信息化時(shí)代，信息化時(shí)代又被稱(chēng)為數字時(shí)代，而其支撐基礎就是數字電路，因此當前數字電路已被廣泛應用于各個(gè)領(lǐng)域。數字電路是實(shí)現邏輯功能和進(jìn)行各種數字運算的電路，數字電路設計主要包括：分析要求、確定方案、設計電路、組裝調試等步驟。在各個(gè)設計步驟中，必然會(huì )遇到各式各樣的問(wèn)題，下面擬對數字電路設計的一些常見(jiàn)問(wèn)題進(jìn)行解析。

1 常見(jiàn)問(wèn)題解析
文中借助學(xué)生設計的雙向(加減)計時(shí)器，如圖1所示，來(lái)探討電路設計中3個(gè)方面的常見(jiàn)問(wèn)題。

圖1所示的電路可實(shí)現0～30 s雙向(即加減)計時(shí)，這是該電路的優(yōu)點(diǎn)，因為目前常見(jiàn)的多為單向計時(shí)電路，圖2所示為其仿真波形。該電路包括秒脈沖發(fā)生器、計數器、譯碼顯示電路、各種控制電路等幾個(gè)部分組成。具體為：由一個(gè)工作于多諧振蕩模式的NE555產(chǎn)生1 Hz的時(shí)鐘CP，經(jīng)過(guò)時(shí)鐘控制電路去激勵兩個(gè)異步時(shí)序的74LS192開(kāi)始計數，計數輸出給兩個(gè)74LS48進(jìn)行譯碼，最后由2個(gè)七段數碼管完成計時(shí)顯示，而控制部分主要包括：開(kāi)關(guān)K1和RS鎖存器完成計時(shí)開(kāi)始和暫停、聯(lián)動(dòng)開(kāi)關(guān)K2～K5和單穩態(tài)電路完成加減計數時(shí)鐘切換和相應初值設定、LED和限值反饋控制電路完成告警、時(shí)鐘CP控制等。
1．1 控制方面
在設計中，先對電路性能指標要求進(jìn)行分析，然后確立設計方案(或原理框圖)，一般在此基礎上選擇合適的功能器件是很容易搭建出各主要功能模塊的。但是，如何將各功能模塊間正確的“聯(lián)系”起來(lái)最終實(shí)現所有的電路功能，在實(shí)際設計中這往往是一個(gè)令人頭痛的問(wèn)題，相信許多設計者對此都有同感。
這里將此部分稱(chēng)為控制方面的設計問(wèn)題，實(shí)質(zhì)要求為：邏輯上需要用一些信號(稱(chēng)為控制信號)去決定某一個(gè)或一些信號(被控制信號)。對此的解決辦法是：把此部分看作一個(gè)簡(jiǎn)單的邏輯電路(組合邏輯或時(shí)序邏輯)進(jìn)行設計。因此，關(guān)鍵步驟是：選取合適的輸入控制信號和正確列出真值表(對組合邏輯電路而言)或狀態(tài)表(對時(shí)序邏輯電路而言)。
實(shí)際中，一般多屬于組合邏輯情況，即此時(shí)刻輸出狀態(tài)由此時(shí)刻輸入狀態(tài)決定，體現“即時(shí)”控制的內涵。文中就探討屬組合邏輯的控制，且以前述電路中的告警控制和時(shí)鐘控制為例。
1)告警控制
在圖1電路中當正向加計時(shí)到30 s或者反向減計時(shí)到00 s時(shí)要求實(shí)現LED告警功能。