DSP中電源噪聲問(wèn)題

具有較高時(shí)鐘率和速度的高速DSP系統設計正在變得日益復雜。結果，增加了噪聲源數?，F在，高端DSP的時(shí)鐘率(1GHz)和速度(500MHZ)產(chǎn)生可觀(guān)的諧波，這些是由于PCB線(xiàn)跡的作用如同天線(xiàn)所致。由此引起的噪聲使音頻、視頻、圖像和通信功能降低并對達到FCC/CE商標認證造成問(wèn)題。為了降低電源噪聲，對于高速DSP系統設計人員來(lái)講，識別和找出可能的噪聲原因以及采用良好的高速設計實(shí)踐是關(guān)鍵。本文說(shuō)明交擾、鎖相環(huán)(PLL)、去耦/體電容器在降低噪聲中的重要性。

降低交擾

交擾是一個(gè)重要的噪聲源。在高速系統中，信號地通路依賴(lài)于工作頻率。對于低速信號(10MHZ)，電流經(jīng)過(guò)最小電阻地通路(最短通路)返回到源。

在10MHZ以上，情況就不同。經(jīng)電流最小電感地通路返回。重要的是返回信號以電流分布傳播(圖1)，這意味著(zhù)相鄰信號的返回通路可能容易重疊，導致交擾。

降低交擾的技術(shù)有：線(xiàn)跡間距加大，增加地線(xiàn)，降低諧波分量和線(xiàn)跡端接技術(shù)。

在高速DSP系統中，加倍信號間的線(xiàn)跡間距，可降低環(huán)路重疊，使交擾降低4倍。對于差分信號(Earthnet或USB)，建議間距所產(chǎn)生的信號對應具有所需的匹配阻抗。另外，關(guān)鍵信號(即時(shí)鐘)應屏蔽，路由信號在電源和地平板之間的內層，或把一個(gè)地平板放置在關(guān)鍵信號下面層上。

在再制板上加信號線(xiàn)時(shí)，應包括一個(gè)并聯(lián)地線(xiàn)。這可能提供高速電流返回通路并在電流環(huán)路中產(chǎn)生最小面積。這個(gè)附加的通路，確保返回電流不產(chǎn)生大的環(huán)路和拾取噪聲。

在降低交擾時(shí)，評價(jià)快速沿所引起的諧波和干擾是重要的。例如，在線(xiàn)跡上增加串聯(lián)終端電阻器，會(huì )使上升時(shí)間(Tr)減慢，這是有效地降低諧波分量的方法。噪聲幅度曲線(xiàn)在低頻能較好地衰減諧波分量(圖2)。

線(xiàn)跡可做為傳輸線(xiàn)(在上升時(shí)間Tr小于2倍傳播延遲時(shí))。因此，應保持線(xiàn)跡盡可能的短。若線(xiàn)跡的長(cháng)度足以做為傳輸線(xiàn)，則用串聯(lián)終端(電阻器與輸出驅動(dòng)器串聯(lián))或并聯(lián)終端(在負載處電阻器到地)接線(xiàn)。若電阻器與所用線(xiàn)跡PCB阻抗匹配，則可以降低傳輸線(xiàn)反射和瞬變。

鎖相環(huán)

鎖相環(huán)(PLL)是另一個(gè)重要的噪聲源。在某些DSP中正日益采用模擬和數字版本PLL(圖3)。隔離到PLL電源時(shí)，用π形濾波器去除高頻噪聲是有效的。但它對去除低噪聲作用不大，需要用多級濾波器網(wǎng)絡(luò )。然而，在快速開(kāi)關(guān)電路中，一個(gè)低壓降(LDO)穩壓器是更適合的，因為這種器件在低頻具有高電源抑制比(PSRR)。若設計的系統運行在噪聲環(huán)境(如汽車(chē)、電/機裝置)，具有較大的低頻瞬變，則應選擇高PSRR穩壓器。

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