使用JESD204B同步多個(gè)ADC

許多通信、儀器儀表和信號采集系統需要通過(guò)多個(gè)模數轉換器(ADC)對多個(gè)模擬輸入信號進(jìn)行同時(shí)采樣。隨后，經(jīng)過(guò)采樣得到的數據需被處理以實(shí)現各個(gè)通道的同步，然而他們各自有不同的時(shí)延。這一直以來(lái)都成為使用LVDS和并行輸出ADC的系統工程師所遇到的難題。

JESD204B提供了一個(gè)框架，通過(guò)一個(gè)或多個(gè)差分信號對發(fā)送高速串行數據，如ADC的輸出。JESD204B規范接口采用固有方案，實(shí)現通道間粗調對齊效果。數據分割為幀，其邊沿持續發(fā)送至接收器。通過(guò)使用系統參考事件信號(SYSREF)，JESD204B子類(lèi)1接口支持多個(gè)串行通道鏈路或多個(gè)ADC的數據向下對齊至樣本點(diǎn)級別，以便同步發(fā)射器和接收器的內部幀時(shí)鐘。這使得采用JESD204B鏈路的設備具有確定延遲。但是，為了讓采樣同步達到徹底的時(shí)序收斂，仍然有許多挑戰等待系統設計師去解決，如PCB布局考慮、時(shí)鐘匹配和產(chǎn)生SYSREF以滿(mǎn)足時(shí)序、SYSREF的周期性以及數字FIFO延遲的要求。

設計師必須決定設備時(shí)鐘和SYSREF信號如何生成、以及如何在系統中分配。理想狀態(tài)下，設備時(shí)鐘和SYSREF應處于相同的擺幅水平和偏置以防止元件輸入引腳端的固有偏斜。SYSREF事件的更新速率需被當做啟動(dòng)時(shí)的單次事件，或任意時(shí)刻需要同步時(shí)即可發(fā)生的重復信號。需要將最大時(shí)鐘和SYSREF信號偏斜納入考慮范圍，并仔細布局PCB，以滿(mǎn)足整個(gè)電路板、連接器、背板和多種元件對于建立和保持時(shí)間的要求。最后，通過(guò)多個(gè)時(shí)鐘域的數字FIFO設計和信號會(huì )在JESD204B發(fā)射器和接收器內造成固有數字緩沖器偏斜，應計算在內并在后臺數據處理中移除。

系統時(shí)鐘可來(lái)自于多種源，如晶振、VCO和時(shí)鐘發(fā)生或時(shí)鐘分配芯片。雖然特定的系統性能將決定對時(shí)鐘的需求，但使用多個(gè)同步ADC時(shí)必須能夠產(chǎn)生與輸入時(shí)鐘同步的SYSREF信號源。這使得時(shí)鐘源的選擇成為重要的考慮因素，因為要能夠通過(guò)已知時(shí)鐘邊沿在特定的時(shí)間點(diǎn)上鎖存這一系統參考事件。若SYSREF信號和時(shí)鐘未鎖相，則無(wú)法達到這樣的效果。

可使用FPGA為系統提供SYSREF事件。然而，除非它也使用并同步至發(fā)送到ADC的主采樣時(shí)鐘，否則SYSREF信號從FPGA相位對齊至該時(shí)鐘將會(huì )很困難。另一種方法是由時(shí)鐘發(fā)生或時(shí)鐘分配芯片提供SYSREF信號，可使該信號與發(fā)送至整個(gè)系統的多個(gè)時(shí)鐘相位同步。采用此種方法，SYSREF時(shí)間根據系統需要，既可以是啟動(dòng)時(shí)的一次性事件，也可以是重復信號。

只要確定延遲在整個(gè)系統的ADC和FPGA內保持恒定，則可能并不需要額外的SYSREF脈沖，除非為了幫助產(chǎn)生特定的系統數據。因此，用于時(shí)鐘對齊的周期性SYSREF脈沖可忽略或過(guò)濾掉，直到同步丟失。記錄SYSREF發(fā)生的標識樣本可被保持下來(lái)，無(wú)需重設JESD204B鏈路。

為了初始化ADC通道已知的確定起始點(diǎn)，系統工程師必須要能對分配在系統中的SYSREF事件信號終止計時(shí)。這意味著(zhù)必須滿(mǎn)足和時(shí)鐘相關(guān)的預計建立和保持時(shí)間，而不產(chǎn)生沖突。只要能夠滿(mǎn)足到達第一個(gè)所需時(shí)鐘的建立時(shí)間要求，使用跨越多個(gè)時(shí)鐘周期、相對較長(cháng)的SYSREF脈沖可用于滿(mǎn)足保持時(shí)間的需要。在保持系統中時(shí)鐘和SYSREF匹配布線(xiàn)長(cháng)度時(shí)必須格外注意PCB的布局，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結果的最困難的部分。隨著(zhù)ADC編碼時(shí)鐘速率的增加以及多電路板系統越發(fā)復雜，這一過(guò)程還將變得更困難。

系統工程師必須讓每個(gè)器件都確定知道電路板元件以及連接器上的SYSREF至時(shí)鐘的電路板偏斜。任何其余的器件間數字和時(shí)鐘偏斜延遲都必須在FPGA或ASIC內有效歸零。后臺處理可能改變ADC的采樣順序并進(jìn)行任何必要的重對齊，以便為數據的進(jìn)一步同步處理作準備。在后臺FPGA或ASIC中，可通過(guò)延遲最快的數據采樣和發(fā)射器延遲，使其與最慢的數據采樣對齊，以完成器件間采樣偏斜的校正。對于復雜的系統，可能需要用到多個(gè)FPGA或ASIC，每個(gè)器件都需要了解它們的器件間總采樣延遲，以便用于最終的對齊。通過(guò)在JESD204B接收器中采用合適的彈性緩沖器延遲以便應對每個(gè)特定的發(fā)射器延遲，則器件間的采樣偏斜便可在整個(gè)系統中與已知確定值對齊。

AD9250、AD9525和FPGA示意圖

AD9250是ADI的一款250MSPS、14位、雙通道ADC，可在子類(lèi)1的實(shí)施中支持JESD204B接口。該子類(lèi)支持采用SYSREF事件信號的ADC模擬采樣同步。AD9525是一款低抖動(dòng)時(shí)鐘發(fā)生器，不僅提供高達3.1GHz的7個(gè)時(shí)鐘輸出，還可根據用戶(hù)配置同步SYSREF輸出信號。這兩款產(chǎn)品與ADI的可選扇出緩沖器產(chǎn)品組合使用，可提供框架，精確同步與對齊多個(gè)發(fā)送至FPGA或ASIC處理的ADC數據。