動(dòng)態(tài)掃描數字鐘電路設計與制作

0 引言

在電子技術(shù)實(shí)驗教學(xué)中，構建的電路設計理念，提高的電路設計能力，是教學(xué)的根本目的和核心內容.數字鐘電路的設計包括了時(shí)序邏輯電路.組合邏輯電路.數碼管顯示電路和脈沖信號產(chǎn)生電路等內容，內容涉及面寬.綜合性強，是電子技術(shù)自主性實(shí)驗教學(xué)的典型案例.文中采用了石英晶體振蕩器電路.計數電路.動(dòng)態(tài)掃描及譯碼驅動(dòng)電路.顯示電路和時(shí)鐘校正電路，來(lái)實(shí)現該電路.

1 系統設計方案

本次設計的數字鐘，實(shí)現對時(shí).分.秒的數字顯示，周期為24 h,顯示滿(mǎn)刻度為23 時(shí)59 分59 秒，并具有校時(shí)功能.電路主要采用中規模CMOS集成電路，采用電池作電源，通過(guò)共陰極LED 數碼管顯示時(shí)鐘.該系統由秒脈沖產(chǎn)生模塊.計數器模塊.譯碼顯示電路模塊.動(dòng)態(tài)掃描模塊.校時(shí)模塊組成.其中秒脈沖產(chǎn)生模塊由晶體振蕩器電路和兩個(gè)分頻器電路組成，動(dòng)態(tài)掃描模塊由動(dòng)態(tài)掃描控制信號產(chǎn)生電路.計數器選通控制電路和數碼管選通控制電路三部分組成，系統組成框圖如圖1所示.

1.1 秒脈沖產(chǎn)生電路

秒脈沖信號由石英晶體振蕩器產(chǎn)生，由于晶體振蕩器輸出頻率較高，為了得到1 Hz 的秒信號，需要對振蕩器的輸出信號進(jìn)行分頻.通常的分頻器采用多級二進(jìn)制計數器來(lái)實(shí)現.將32 768 Hz 的高頻方波信號經(jīng)32 768(215)次分頻后得到1 Hz的方波信號供秒計數器進(jìn)行計數，即實(shí)現該分頻功能的計數器相當于15 級二進(jìn)制計數器.

本次設計采用CD4060 來(lái)構成14 級2 分頻電路.

CD4060的9腳.10腳.11腳內含兩個(gè)非門(mén)電路，1腳輸出12分頻信號，2腳輸出13分頻信號，3腳輸出14分頻信號.利用CD4060的兩個(gè)非門(mén)和32768Hz的晶振構成32 768 Hz 的振蕩器，然后通過(guò)CD4060 進(jìn)行214 分頻得到2 Hz的信號，再經(jīng)過(guò)D觸發(fā)器CD4013進(jìn)行一次二分頻即可得到1 Hz的秒脈沖.電路圖如圖2所示.

1.2 計數器設計

計數器電路用來(lái)完成60 秒60 分及24 小時(shí)的計數工作，且秒計數器的進(jìn)位脈沖作為分計數器的輸入脈沖，同理分計數器的進(jìn)位脈沖作為小時(shí)計數器的輸入脈沖.“ 秒”.“ 分”.“ 時(shí)”計數器電路采用同步加計數器CD4518來(lái)完成.

(1)CD4518雙BCD同步加計數器

CD4518 是一只雙BCD 十進(jìn)制計數器，它含有2 個(gè)獨立的計數單元，有2個(gè)計數脈沖輸入端，上升沿觸發(fā)端CP 和下降沿觸發(fā)端EN,若用CP 來(lái)觸發(fā)，則EN 接高電平，且為上升沿觸發(fā);若用EN 來(lái)觸發(fā)，則CP 接低電平，且為下降沿觸發(fā);有4個(gè)輸出端QD~QA,一個(gè)清零端.

CD4511的引腳圖如圖3所示.其中：

CP:時(shí)鐘輸入端，上升沿觸發(fā);

EN:時(shí)鐘輸入端，下降沿觸發(fā);

R:復位端，高電平時(shí)計數器=0;

QD~QA:計數值十進(jìn)制輸出端;

UDD:正電源輸入端(3~15 V);

USS:電源參考地.