基于單片機+CPLD的多路精確延時(shí)控制系統設計

2 設計指標與系統原理
2．1 設計指標
輸出多路脈寬為10 ms正脈沖信號；
脈沖輸出時(shí)間獨立調節、顯示；
時(shí)間調整范圍與精度為微秒級的調整范圍為l～199μs，調節精度為lμs；毫秒級的調整范圍為1～199 ms，調整精度為1 ms；
提供計時(shí)基準信號和工作狀態(tài)提示聲音；
9 V電池供電。
2．2 系統設計原理
2．2．1 系統時(shí)鐘
本系統設計由CPLD和多個(gè)單片機組成，CPLD對24 MHz高精度一體化晶體振蕩器二分頻得到多路同步時(shí)鐘信號作為多個(gè)單片機的系統時(shí)鐘，并由各個(gè)單片機外脈沖信號引腳XTAL2注入，二分頻確保信號的占空比為50％，滿(mǎn)足單片機時(shí)鐘脈沖信號高低電平持續時(shí)間大于20 ns和最高脈沖頻率為12 MHz的要求，同時(shí)也提高系統的可靠性。5l系列單片機采用定時(shí)控制方式，具有固定的機器周期，1個(gè)機器周期共有12個(gè)振蕩脈沖周期，則機器周期是振蕩脈沖的12分頻。本系統采用12 MHz振蕩脈沖頻率，1個(gè)固定機器周期為1μs，因此能保證設計指標所要求的最高控制精度。
2．2．2 同步計時(shí)啟動(dòng)信號
本系統設計由外部按鍵提供啟動(dòng)信號，由于機械接觸點(diǎn)的彈性及電壓突跳等原因，按鍵存在抖動(dòng)效應，為保證按鍵準確識別，本系統設計采用軟件去抖動(dòng)，再經(jīng)單片機引腳輸出無(wú)電壓毛刺的穩定啟動(dòng)信號，再經(jīng)CPLD變換后，可提供多路同步計時(shí)啟動(dòng)信號。
2．2．3 輸出信號
本系統設計采用10 ms單脈沖信號作為各模塊單元控制輸出信號，其輸出形式可根據需要通過(guò)軟件調整，并保證系統輸出信號的時(shí)序與邏輯關(guān)系。
2．2．4 系統時(shí)序
系統時(shí)序圖如圖1所示，在計時(shí)脈沖的驅動(dòng)下，按鍵信號經(jīng)去抖動(dòng)變換、CPLD邏輯同步后形成計時(shí)啟動(dòng)信號(0一n)，以計時(shí)基準脈沖的前沿為計時(shí)起點(diǎn)，經(jīng)設定延時(shí)后，系統輸出相應的輸出信號，其延時(shí)時(shí)間可獨立調整，信號輸出形式可由軟件編程設置。圖l采用單一正脈沖作為輸出信號。

2．2．5 系統原理框圖
電源穩壓?jiǎn)卧獙?shí)現系統5 V電源的穩壓與濾波。單片機采用外部系統時(shí)鐘。主控單片機CPUO完成按鍵檢測、計時(shí)基準信號輸出和系統提示聲音輸出等功能。NO．1～N0．n單元完成時(shí)間調整與顯示、μs／ms(微秒／毫秒)變換和信號輸出等功能，CPLD完成時(shí)鐘2分頻、同步計時(shí)脈沖輸出和計時(shí)啟動(dòng)信號同步輸出功能。圖2為多路精確延時(shí)控制系統原理框圖。

3 硬件電路設計
3．1 主控單元
每個(gè)系統都由獨立的主控單元組成，如圖3所示。主控單元由電壓、CPUO和CPLD同步控制模塊等組成。電壓模塊完成由可充電電池電壓到穩定的5 V系統電源變換與濾波。CPUO單元模塊選用ATMEL公司51系列單片機AT89S52A。AT89S52是低功耗、高性能CMOS 8位微控制器，具有8 KB在系統可編程Flash存儲器、256字節的隨機存取數據存儲器(RAM)、32個(gè)外部雙向輸入／輸出(I／O)端口、5個(gè)中斷優(yōu)先級2層中斷嵌套中斷、2個(gè)16位可編程定時(shí)計數器、2個(gè)全雙工串行通信口，看門(mén)狗(WDT)電路，片內時(shí)鐘振蕩器，兼容標準MCS一5l指令系統。CPUO模塊完成按鍵信號檢測，工作狀態(tài)提示音輸出，計時(shí)基準信號輸出等功能。CPLD同步控制模塊采用ALTRA公司EPM7032SLC44為控制核心。EPM7032SLC44是MAX7000 CPLD，是基于先進(jìn)的多陣列矩陣(MAX)架構，采用先進(jìn)的CMOS制造工藝，提供從32到512個(gè)宏單元的密度范圍，速度達3．5 ns的引腳到引腳延遲。支持在系統可編程能力(ISP)，可以在現場(chǎng)進(jìn)行重配置。CPLD同步控制單元完成時(shí)鐘分頻與同步，按鍵信號同步等功能，ProKram插座是CPLD的編程接口。

3．2 輸出控制單元
每個(gè)系統由n(本系統設計中n=9)個(gè)輸出控制單元組成，這n個(gè)單元輸出控制獨立并行工作，如圖4所示。N0．1～N0．n以ATMEL公司5l系列單片機AT89C2051為核心。AT89C205l是低功耗、高性能CMOS 8位單片機，具有15個(gè)雙向輸入／輸出(I／O)端口、片內含2 K字節的可反復擦寫(xiě)的只讀Flash程序存儲器和128字節的隨機存取數據存儲器(RAM)；采用ATMEL公司的高密度、非易失性存儲技術(shù)生產(chǎn)，兼容標準MCS一5l指令系統。輸出控制單元(NO．1~NO．n)并行工作，完成延時(shí)時(shí)間設置、μs／ms變換設置、控制信號輸出和延時(shí)顯示等功能，延時(shí)時(shí)間顯示通過(guò)單片機串口實(shí)現，由3片串／并變換器件74LSl64驅動(dòng)3個(gè)共陽(yáng)數碼管。

4 系統軟件設計
本系統軟件設計包括CPUO單元、NO．1～NO．n輸出單元及CPLD單元程序設計。由于對時(shí)間要求嚴格，采用匯編語(yǔ)言編寫(xiě)，信號輸出由中斷程序完成，由于中斷響應過(guò)程、現場(chǎng)保護以及中斷后必要的設置條件檢測需要時(shí)間，所以軟件必須通過(guò)容余指令(比如NOP)的延時(shí)，可保證counter0輸出和控制信號延時(shí)起點(diǎn)在同一時(shí)刻。
CPU0單元程序流程如圖5所示。CPU0主程序完成系統初始化、按鍵檢測、去抖動(dòng)信號輸出和工作狀態(tài)提示音輸出等工作，中斷服務(wù)程序計時(shí)基準信號counterO輸出。輸出控制單元NO．1一NO．n程序流程如圖6所示，各單元主程序完成μs/ms設置檢測，延時(shí)設置讀取，延時(shí)時(shí)間顯示，中斷程序完成控制信號輸出功能。CPLD程序采用VHDL語(yǔ)言編寫(xiě)，采用QHalftusⅡ軟件編譯仿真。

5 結語(yǔ)
該系統設計可應用于電容組(9只)放電控制系統，在放電電子開(kāi)關(guān)控制端、負載端測量以及微秒級延時(shí)范圍內，延時(shí)誤差小于O．1μs，毫秒級延時(shí)范圍內，延時(shí)誤差小于50μs。實(shí)際測試顯示，系統實(shí)現了設計要求的調整精度?；趩纹瑱C+CPLD的多路精確延時(shí)控制系統充分利用單片機和CPLD的各自特點(diǎn)，實(shí)現主要設計指標。實(shí)際應用證明，該系統能夠完全滿(mǎn)足時(shí)序邏輯要求中嚴格控制系統的控制需求。