FPGA與單片機實(shí)現數據RS232串口通信的設計

摘要：本文針對由FPGA構成的高速數據采集系統數據處理能力弱的問(wèn)題，提出FPGA與單片機實(shí)現數據串行通信的解決方案。在通信過(guò)程中完全遵守RS232協(xié)議，具有較強的通用性和推廣價(jià)值。
1 前言
現場(chǎng)可編程邏輯器件（FPGA）在高速采集系統中的應用越來(lái)越廣，由于FPGA對采集到的數據的處理能力比較差，故需要將其采集到的數據送到其他CPU系統來(lái)實(shí)現數據的處理功能，這就使FPGA系統與其他CPU系統之間的數據通信提到日程上，得到人們的急切關(guān)注。本文介紹利用VHDL語(yǔ)言實(shí)現 FPGA與單片機的串口異步通信電路。
整個(gè)設計采用模塊化的設計思想，可分為四個(gè)模塊：FPGA數據發(fā)送模塊，FPGA波特率發(fā)生控制模塊，FPGA總體接口模塊以及單片機數據接收模塊。本文著(zhù)重對FPGA數據發(fā)送模塊實(shí)現進(jìn)行說(shuō)明。
2 FPGA數據發(fā)送模塊的設計
根據RS232 異步串行通信來(lái)的幀格式，在FPGA發(fā)送模塊中采用的每一幀格式為：1位開(kāi)始位 8位數據位 1位奇校驗位 1位停止位，波特率為2400。本系統設計的是將一個(gè)16位的數據封裝成高位幀和低位幀兩個(gè)幀進(jìn)行發(fā)送，先發(fā)送低位幀，再發(fā)送高位幀，在傳輸數據時(shí)，加上文件頭和數據長(cháng)度，文件頭用555555來(lái)表示，只有單片機收到555555時(shí)，才將下面傳輸的數據長(cháng)度和數據位進(jìn)行接收，并進(jìn)行奇校驗位的檢驗，正確就對收到的數據進(jìn)行存儲處理功能，數據長(cháng)度可以根據需要任意改變。由設置的波特率可以算出分頻系數，具體算法為分頻系數X=CLK/(BOUND*2)?？捎纱耸剿愠鏊璧娜我獠ㄌ芈?。下面是實(shí)現上述功能的VHDL源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic; --2400Hz的波特率時(shí)鐘
reset: in std_logic; --復位信號
din: in std_logic_vector(15 downto 0); --發(fā)送的數據
start: in std_logic; --允許傳輸信號
sout: out std_logic --串行輸出端口
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
process(txclk)
begin
if rising_edge(txclk) then
if cou3 then thr=0000000001010101; --發(fā)送的文件頭
elsif cou=3 then
thr=0000000000000010; --發(fā)送的文件長(cháng)度
elsif (cou>3 and state=stop2) then thr=din;--發(fā)送的數據
end if;
end if;
end process;
process(reset,txclk)
variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0);