單片機與一個(gè)PCI設備間通信的情況解析方案

1 PCI接口設計原理

1.1 PCI總線(xiàn)協(xié)議簡(jiǎn)介

這里只討論PCI總線(xiàn)2.0協(xié)議，其它協(xié)議僅僅是在2.0的基礎上作了一些擴展，僅就單片機與PCI設備間的通信來(lái)說(shuō)，意義不大。PCI總線(xiàn)是高性能局部總線(xiàn)，工作頻率0～33MHz，可同時(shí)支持多組外圍設備。在這里，我們只關(guān)心單片機與一個(gè)PCI設備間通信的情況，而且是以單片機與CPLD一方作為主控方，另一方作為PCI從設備。這樣做的目的是為了簡(jiǎn)化問(wèn)題，降低系統造價(jià)。

PCI總線(xiàn)上信號線(xiàn)雖多，但并不是每個(gè)信號都要用到。實(shí)際上PCI設備也并不會(huì )支持所有的信號線(xiàn)，比如錯誤報告信號PERR與SERR在網(wǎng)卡中就不支持。我們可以針對具體的應用選擇支持其中部分信號線(xiàn)，還有一些信號線(xiàn)可以直接連電源或接地。下面簡(jiǎn)單介紹一下常用信號線(xiàn)的功能。

AD[31～0]：地址數據多路復用信號。在FRAME有效的第一個(gè)周期為地址，在IRDY與TRDY同時(shí)有效的時(shí)候為數據。

C/BE[3～0]：總線(xiàn)命令與字節使能控制信號。在地址其中傳輸的是總線(xiàn)命令;在數據期內是字節使能控制信號，表示AD[31～0]中那些字節是有效數據。表1是總線(xiàn)命令編碼的說(shuō)明。

PCI總線(xiàn)上所有的數據傳輸基本上都由以下三條信號線(xiàn)控制。

FRAME：幀周期信號。由主設備驅動(dòng)，表示一次訪(fǎng)問(wèn)的開(kāi)始和持續時(shí)間，FRAME有效時(shí)(0為有效，下同)，表示數據傳輸進(jìn)行中，失效后，為數據傳輸最后一個(gè)周期。

IRD：主設備準備好信號。由主設備驅動(dòng)，表示主設備已經(jīng)準備好進(jìn)行數據傳輸。

TRDY：從設備準備好信號。由從主設備驅動(dòng)，表示從設備已經(jīng)準備好進(jìn)行數據傳輸。當IRDY與TRDY同時(shí)有效時(shí)，數據傳輸才會(huì )真正發(fā)生。

另外，還有IDSEL信號用來(lái)在配置空間讀寫(xiě)期間作為片選信號。對于只有一個(gè)PCI從設備的情況，它總可以接高電平。IDSEL信號由從設備驅動(dòng)，表示該設備已成為當前訪(fǎng)問(wèn)的從設備，可以不理會(huì )。

在PCI總線(xiàn)上進(jìn)行讀寫(xiě)操作時(shí)，PCI總線(xiàn)上的各種信號除了RST、IRQ、IRQC、IRQ之外，只有時(shí)鐘的下降沿信號會(huì )發(fā)生變化，而在時(shí)鐘上升沿信號必須保持穩定。

1.2 CPLD設計規劃

出于對單片機和CPLD處理能力和系統成本的考慮，下面的規劃不支持PCI總線(xiàn)的線(xiàn)性突傳輸等需要連續幾個(gè)數據周期的讀寫(xiě)方式，而僅支持一個(gè)址周期加一個(gè)數據周期的讀寫(xiě)方式。對于大部分應用而言，這種方式已經(jīng)足夠了。 在CPLD內設有13個(gè)8位寄存器用來(lái)保存進(jìn)行一次PCI總線(xiàn)讀寫(xiě)時(shí)所需要的數據，其中pci_address0～pci_address3是讀寫(xiě)時(shí)的地址數據;pcidatas0～pci_datas3是要往PCI設備寫(xiě)的數據;pci_cbe[3～0]保存[NextPage]本文相關(guān)DataSheet：MAX7000 EPM7128地址周期時(shí)的總線(xiàn)命令，PCI_cbe[7～4]保存數據周期時(shí)的字節使能命令;pci_data0～pci_data3保存從PCI設備返回的數據;pci_request是PCI總線(xiàn)讀寫(xiě)操作狀態(tài)寄存器，用于向單片機返回一些信息。當單片機往pci_cbe寄存器寫(xiě)入一個(gè)字節的時(shí)候，會(huì )復位CPLD中的狀態(tài)機，觸發(fā)CPLD進(jìn)行PCI總線(xiàn)的讀寫(xiě)操作;單片機則通過(guò)查詢(xún)pci_request寄存器得知讀寫(xiě)操作完成，再從pci_data寄存器讀出PCI設備返回的數據。

CPLD中狀態(tài)機的狀態(tài)轉移圖如圖3所示。每一個(gè)狀態(tài)對應FRAME與IRD信號的一種輸出，而其它輸入輸出信號線(xiàn)可由這兩個(gè)信號線(xiàn)和pci_cbe的值及TRDY的狀態(tài)決定。當FRAME為有效時(shí)，AD[31～0]由pci_address驅動(dòng)，而C/BE[3～0]由pci_cbe低4位驅動(dòng);當IRDY有效時(shí)，C/BE[3～0]視總線(xiàn)命令，要么由pci_cbe高4位驅動(dòng)，要么設為高阻態(tài)，而AD[31～0]在pci_cbe[0]為“0”時(shí)，(PCI讀命令)設為高阻態(tài)，而在pci_cbe[0]為“1”時(shí)(PCI讀命令)由pci_datas驅動(dòng)。另外一方面，一旦TRDY信號線(xiàn)變?yōu)榈碗娖?，AD[31～0]線(xiàn)上的數據被送入pci_data寄存器，而C/BE[3～0]線(xiàn)上的數據被送入pci_request寄存器的低4位。

考慮到在不正常情況下，PCI設備不會(huì )對PCI總線(xiàn)作出響應，即TRDY不會(huì )有效，為了不使狀態(tài)機陷入狀態(tài)S2的僵持局面，另外增設了一個(gè)移位計數器mycounter。當IRD信號有效時(shí)，計數器開(kāi)始計數。計數溢出之后，不論PCI總線(xiàn)操作是否完成，狀態(tài)機都會(huì )從狀態(tài)S2轉移到狀態(tài)S3，即結束PCI總線(xiàn)操作。當TRDY有效時(shí)，會(huì )立即置位mycounter.cout。

PCI總線(xiàn)操作是否正確完成，可查詢(xún)pci_request的最高位是否為“1”，而IRDY與FRAME的值可分別查詢(xún)pci_request的第4位和第5位。這兩位反映了PCI總線(xiàn)操作所處的狀態(tài)，兩位都為“1”時(shí)可以認為PCI總線(xiàn)操作已經(jīng)完成。在實(shí)踐中，如果單片機的速度不是足夠快的話(huà)，可以認為PCI總線(xiàn)操作總是即時(shí)完成的。這幾位的實(shí)現可參考源程序。

2 PCI設計接口實(shí)現

2.1 CPLD ABEL HDL程序設計

我們針對8位單片機控制PCI以太網(wǎng)卡進(jìn)行了程序設計，CPLD器件選用ALTERA的MAX7000系列。針對以太網(wǎng)卡的特點(diǎn)在邏輯上進(jìn)行了再次簡(jiǎn)化，最張程序將適配進(jìn)EPM7128芯片中，并在實(shí)踐中檢驗通過(guò)。

以太網(wǎng)卡僅支持對配置空間和I/O空間的讀寫(xiě)操作，而且這兩個(gè)空間的地址都可以設置在0xFF以?xún)?，所以可以只用一個(gè)pci_address0寄存器，其它地址都直接設為“0”;如果再限制，每次只往網(wǎng)卡寫(xiě)入一個(gè)字節數據，則可以只用一個(gè)pci_datas0寄存器，其它數值在具體操作時(shí)設成與pci_datas0寄存器的一樣即可。

以下是ABEL HDL主要源碼。其中16dmux是4～16位譯碼器，用于地址譯碼，選通CPLD內的寄存器;8dffe是8位的DFFE;abelcounter是8位移位計數器;mylatch8與mylatch1分別為8位與1位鎖存器，而mylatchc是帶清零1位鎖存器;其它以“my”開(kāi)始的變量都是三態(tài)緩沖器，以“out”開(kāi)始的變量是三態(tài)節點(diǎn)，以“e”開(kāi)始的變量是普通節點(diǎn)。這此在程序中不再聲明。