VerilogHDL綜合性設計

VerilogHDL綜合性設計

　　1 時(shí)鐘安排

　　選用上升沿觸發(fā)的單時(shí)鐘信號,盡量不使用混合觸發(fā)的時(shí)鐘信號。因為時(shí)鐘周期在時(shí)序分析的過(guò)程中是關(guān)鍵問(wèn)題,它還影響到時(shí)鐘的頻率。使用簡(jiǎn)單的時(shí)鐘結構 利于時(shí)鐘信號的分析和保持,避免在時(shí)鐘信號上添加buffer,還利于得到更好的綜合結果。圖1給出了上升沿觸發(fā)的單時(shí)鐘信號結構。

　　盡量避免使用門(mén)控時(shí)鐘。時(shí)鐘門(mén)控電路通常與工藝和時(shí)序有關(guān),錯誤的時(shí)序關(guān)系會(huì )導致錯誤的時(shí)鐘和脈沖干擾。時(shí)鐘的skew會(huì )導致hold time的混亂,如圖2所示。此外,門(mén)控時(shí)鐘會(huì )使設計的可測試性下降。

　　同時(shí),要避免使用內部的寄生時(shí)鐘和寄生reset。寄生時(shí)鐘不能作為掃描鏈的一部分,所以會(huì )使設計的可測試性下降,綜合約束的設計難度提高。只有一些低功耗的設計需要門(mén)控時(shí)鐘,在頂層模塊中注意要把時(shí)鐘或reset電路作為分立模塊。

　　2 綜合代碼

　　使用可綜合的代碼可以提高電路的可測試性,簡(jiǎn)化靜態(tài)時(shí)序分析,使門(mén)級的電路和初始的寄存器級代碼功能一致。

　　利用寄存器代替組合邏輯的反饋,避免使用鎖存器(Latches)。寄存器受到時(shí)序邏輯的青睞,它可以維持一致性和綜合的正確性。在設計中用reset信號來(lái)初始化寄存器的信號。在Verilog中不要使用initial語(yǔ)句對信號進(jìn)行初始化。

　　在每個(gè)always塊中,指定完整的敏感信號列表。如果不指定完整的敏感信號,行為級的前端綜合和后端綜合網(wǎng)表的結果會(huì )不符。綜合工具在 elaborate設計時(shí)會(huì )給出警告。若增加多余的敏感信號則會(huì )降低仿真的速度。另外,注意阻塞性賦值和非阻塞性賦值的問(wèn)題,阻塞性賦值一般用于時(shí)序電路 中。

　　Case語(yǔ)句相當于一個(gè)單層的多路器;If-then-else語(yǔ)句相當于一個(gè)層疊的組合多路器。單一多路器的速度會(huì )快一些,所以通常建議使用 case語(yǔ)句。避免使用full-case 和parallel_case,這兩種語(yǔ)句會(huì )導致在仿真和綜合過(guò)程中代碼的解釋出現差異。

　　編寫(xiě)時(shí)序邏輯的代碼要包括狀態(tài)機和一個(gè)時(shí)序的進(jìn)程,通過(guò)在進(jìn)程外用assign語(yǔ)句來(lái)生成復雜的內部中間變量從而改進(jìn)代碼的可讀性。使用define語(yǔ)句來(lái)定義狀態(tài)向量。把有限狀態(tài)機和非有限狀態(tài)機放在不同的模塊中有利于綜合。

　　在RTL代碼中不要使用任何延遲常量。延遲量不僅會(huì )導致在一些環(huán)境中的不正確,還會(huì )使得仿真和綜合的結果不一致,擾亂RTL仿真器代碼的優(yōu)化。

3 代碼劃分

　　為了得到更好的綜合結果,更快的綜合速度,用簡(jiǎn)單的綜合策略來(lái)滿(mǎn)足時(shí)序的要求,推薦使用以下綜合劃分的技術(shù)。

　　● 所有模塊都使用寄存器輸出。對于每個(gè)設計的子模塊都要記錄所有的輸出信號,這樣可以簡(jiǎn)化綜合的過(guò)程并可預測輸出的驅動(dòng)能力和輸入的延遲。

　　● 把局部的相關(guān)聯(lián)的組合邏輯放到同一個(gè)模塊中,對于有不同目標的設計應放在不同的模塊中。例如在綜合的過(guò)程中,把需要優(yōu)化面積和速度的關(guān)鍵路徑邏輯放在分開(kāi)的兩個(gè)模塊中,如圖3所示。

　　● 綜合時(shí)間的劃分最主要的標準是邏輯功能、設計目標、時(shí)序和面積的需要。準確的時(shí)序計算和適當的約束對綜合時(shí)間的影響遠遠大于電路規模的影響。把同一設計目 標的電路邏輯放到一起也會(huì )減少綜合時(shí)間,而設計的約束過(guò)多會(huì )增加綜合時(shí)間。減少綜合時(shí)間的關(guān)鍵是在設計之前制定精確的時(shí)間預算,并使設計的宏模塊達到預算 的要求,然后編寫(xiě)綜合約束來(lái)滿(mǎn)足預算,最后是運用綜合工具的命令來(lái)實(shí)現約束。

　　● 避免時(shí)序異常。時(shí)序異常主要包括multicycle path和false path。如果設計中一定要用到多周期路徑,應記錄開(kāi)始和結束點(diǎn)來(lái)確保在芯片級的有效。盡量避免使用異步邏輯,異步邏輯會(huì )給設計的正確性和驗證帶來(lái)困難。

　　● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時(shí)確保頂層含有I/O管腳和時(shí)鐘發(fā)生器,如圖4所示。