LVDS技術(shù)在某成像光電跟蹤產(chǎn)品中的應用

該信息處理平臺在FPGA和DSP外圍增加調理電路、A／D裝換器、PROM、SBSRAM、DPRAM、FLASH、電源及電源濾波電路等。FPGA+DSP架構最大的特點(diǎn)是結構靈活，適于模塊化設計，能有效地提高算法效率，因而非常適用于成像系統的信息處理。從圖2可以看出，該系統通過(guò)FPGA，利用LVDS標準電路設計完成圖像數據的輸出。在該系統中，LVDS有三路差分輸出，其中兩路傳送數據(DA，DB)，一路傳送時(shí)鐘(C)。傳送格式的要求如下：DA(DAX)為發(fā)送16位數據線(xiàn)，傳送系統給圖像采集設備的所有數據。包括每幀開(kāi)頭發(fā)送一個(gè)幀計數，幀正程發(fā)送圖像數據(實(shí)時(shí)圖像數據、濾波圖像數據及二值像數據，按DSP要求傳送)。圖像數據為12位或14位，按需要傳送。16位數據的分配如下：最高位為奇偶校驗位，“1”表示奇數，“0”表示偶數；次高位為正逆掃信號，“1”表示正掃，“0”表示逆掃；在每幀的開(kāi)頭，圖像數據輸出之前，添加2個(gè)驗證字——FDB18540，作為接收方判斷每幀數據傳送的起始點(diǎn)；幀正程開(kāi)始后，傳圖像數據14位，如傳的是12位圖像數，則其14，13位填0，后12位為圖像數據。
DB(DBX)：發(fā)送同步信號，每字同步，與首數據最高位同時(shí)發(fā)出，寬度為半個(gè)時(shí)鐘C(CX)：時(shí)鐘信號，始終保持。在LVDS設計實(shí)現過(guò)程中參考XAPP233的設計方法，16位數據通過(guò)并轉串移位寄存器進(jìn)行移位處理，將偶數位鎖存于傳送時(shí)鐘的上升沿，奇數位鎖存于傳送時(shí)鐘的下降沿。其輸入／輸出采用DDR技術(shù)，保證雙沿觸發(fā)。移位寄存器時(shí)鐘示意圖如圖3所示。最終輸出數據的時(shí)鐘鎖存的位置如圖4所示。LVDS電路功能框圖如圖5所示。