數字語(yǔ)音解碼器的低功耗設計策略

近年來(lái)，隨著(zhù)個(gè)人手持多媒體設備的快速增長(cháng)，低功耗設計變得越來(lái)越重要，甚至成為決定產(chǎn)品是否成功的關(guān)鍵，如筆記本電腦、PDA、移動(dòng)電話(huà)等時(shí)尚消費和商務(wù)類(lèi)電子產(chǎn)品，對電池的供電時(shí)間要求越來(lái)越高，高功耗成為延長(cháng)電池使用時(shí)間突出的制約因素。
CMOS數字電路的功耗主要由3部分組成：跳變功耗、短路功耗和靜態(tài)漏電功耗。其中占系統功耗比例大于90％的為跳變功耗，也稱(chēng)動(dòng)態(tài)功耗。對于SoC而言，所有的設計方法都是圍繞著(zhù)動(dòng)態(tài)功耗來(lái)進(jìn)行。如何從各個(gè)層次、各個(gè)方面盡量減少動(dòng)態(tài)功耗，將是語(yǔ)音解碼設計中的重點(diǎn)內容。

1 語(yǔ)音解碼器的低功耗設計策略
SoC低功耗的設計應該從頂層到底層各個(gè)階段進(jìn)行優(yōu)化設計的工作，主要運用各級的低功耗策略，通常在系統級、算法級、結構級、電路級、布局布線(xiàn)以及制造工藝等層次上綜合考慮。有研究表明，除了制造工藝外，高抽象層次(系統級、算法級、結構級)的設計因素對功耗的影響比其他層次要大的多。因此系統級、算法級、結構級的低功耗設計技術(shù)的研究非常重要。
1．1 系統級的低功耗設計策略
降低系統級的功耗實(shí)際上是減少動(dòng)態(tài)功耗。主要方法是時(shí)鐘采用power-down管理模式，在SoC處于空閑狀態(tài)時(shí)，使SoC運作于休眠狀態(tài)(只有部分設備處于工作之中)；在預設時(shí)間到來(lái)時(shí)，產(chǎn)生一個(gè)中斷，由該中斷喚醒其他設備；或采用門(mén)生時(shí)鐘技術(shù)停掉未工作模塊的時(shí)鐘，從而降低系統功耗。
另外，多時(shí)鐘設計也是降低系統功耗的有效方法，即讓運算量小的模塊采用低頻率時(shí)鐘；而運算量大的模塊使用高頻率時(shí)鐘。
本設計綜合使用了上述設計策略以降低系統功耗。使用一個(gè)系統主頻，通過(guò)對時(shí)鐘的精細控制，即時(shí)鐘使能＆禁止以控制模塊的工作狀態(tài)；使用雙向不交疊時(shí)鐘技術(shù)，提高運算量大的模塊的操作頻率，同時(shí)消除了競爭與冒險的可能。雙向不交疊時(shí)鐘由系統時(shí)鐘Cp分為2個(gè)不交疊的時(shí)鐘，yCp和zCp，如圖1所示在運算時(shí)，由yCp時(shí)鐘控制輸入數據，由zCD時(shí)鐘控制取出結果。

1．2 算法級低功耗設計策略
算法級低功耗設計主要在于軟件代碼的優(yōu)化，減少由于算法的低效率引起的不必要功耗。一方面是對標準C代碼的優(yōu)化。C語(yǔ)言具有易讀性、可移植性，但是C語(yǔ)言在實(shí)際工程應用中，不便于對系統硬件資源的直接控制，無(wú)法發(fā)揮SoC的特點(diǎn)。用匯編語(yǔ)言編程，可以根據芯片自身硬件結構特點(diǎn)，對匯編程序進(jìn)行優(yōu)化與精簡(jiǎn)，往往能夠使一些復雜的算法和功能模塊在實(shí)時(shí)處理方面取得非常好的效果。另一方面分析了影響執行效率的數據相關(guān)、控制相關(guān)和資源沖突等因素后，在手工匯編的基礎上充分挖掘算法的潛力，最大限度發(fā)揮硬件性能，以達到實(shí)時(shí)要求和低功耗設計的指標。