一種基于FPGA的雷達波束控制系統設計

圖4中：S1為運算使能控制和狀態(tài)轉換條件控制及變量初始化；S2完成波束控制算法和按照格式排布計算結果；S3產(chǎn)生被傳送數據的地址和時(shí)鐘及將并行的計算結果轉為串行；S4對FLASH進(jìn)行寫(xiě)操作；S5對FLASH進(jìn)行讀操作；S6對SRAM進(jìn)行寫(xiě)操作；S7先對SRAM讀操作，然后按照預定格式拼位，以便跳入S3狀態(tài)將SRAM中的數據傳出。S1中狀態(tài)機的狀態(tài)轉換條件即為譯碼得到的來(lái)自雷達控制臺的控制指令。狀態(tài)機將根據不同的控制指令進(jìn)入相應的狀態(tài)處理程序段。
其中的S2狀態(tài)機實(shí)現的陣面第(m，n)個(gè)組件的移相值運算如下：

式中：m為行坐標值；n為列坐標值。當雷達工作在SAR方式和GMTI的發(fā)射方式時(shí)m=-2a，-2a+1，…，-1，0，1，…，2a-2，2a-1；n=-b／2，-b／2+1，…，-1，0，1，…，b／2-2，b／2-1。對GMTI的接收方式，m=-a／2，-a／2+1，…，-1，O，1，…，a／2-2，a／2-1；n=-b／2，-b／2+1，…，-1，O，1，…b／2-2，b／2-1。ψ0m,n(λ)為初始相位值；α，β為雷達控制計算機根據波束指向角而發(fā)送的方位遞增量和俯仰遞增量；φ(m，n，t)為相位誤差修正量；△ψ為單位相移量，用于隨機饋相。等式右端的ψ0m,n，ψ，△ψ預存在片外的FLASH中，FPGA通過(guò)對FLASH的讀操作將對應地址空間的數據存入相應寄存器，在狀態(tài)機的控制下參與移相值的計算。
在FPGA中，此算式的實(shí)現采用Verilog硬件描述語(yǔ)言編程，控制變量做加法循環(huán)即可實(shí)現該算法。對隨機饋相的運算，是將按單元排列方式所對應的、預先存在FLASH中的一組隨機數δi.j(其存儲位數不小于4位)，和波束控制系統計算的移相器量化相移值結尾相位△i.j做比較，如果△i.j大于δi.j，則移相器量化相移值加單位相移量△ψ后送給移相器，否則直接將移相器量化相移值送給移相器。
3．2 運算板調試的控制程序設計
運算板的初期調試和驗證對于整個(gè)產(chǎn)品的實(shí)現至關(guān)重要，此階段直接決定了產(chǎn)品實(shí)現的可行性和進(jìn)度。在此選用ViSUalBasic 6．0開(kāi)發(fā)設計程序，基于Windows的VB提供了一個(gè)MSCOMM 32．OCX串行通信控件，用串口電平轉換器接上兩對差分信號線(xiàn)，就可以實(shí)現與運算板FPGA異步串行口的通信。所設計的控制程序可以模擬產(chǎn)生雷達控制臺的控制指令和定時(shí)器的定時(shí)信號、實(shí)現對SRAM和FLASH信息的寫(xiě)入和讀出，完成對FPGA運算結果的回送數據校驗。
根據需要，所設計的程序分為八個(gè)模塊，分別為串口通信控制、雷達控制指令產(chǎn)生、定時(shí)信息產(chǎn)生、對FLASH的各種操作控制、補償數據文件的寫(xiě)入／讀出操作、理論運算結果顯示、FPGA運算結果回送顯示、自檢方式所需要的控制等。
3．3 驅動(dòng)板的程序設計
該驅動(dòng)板程序設計的關(guān)鍵點(diǎn)和特點(diǎn)在于單片機和EPLD的程序既能夠聯(lián)機工作，又能夠獨立地控制組件，實(shí)現組件的單機調試功能，即裝機和測試用同一個(gè)程序。