基于FPGA的LED大屏幕控制系統的設計與實(shí)現
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2 SDRAM乒乓式緩存的優(yōu)化
傳統的基于SDRAM的乒乓式緩存方案[1，2]都存在著(zhù)數據讀寫(xiě)操作復雜或者數據結構調整局限性大的缺點(diǎn)。結合現有方案的優(yōu)點(diǎn)，本文提出了圖2所示的SDRAM數據緩存方案。本文引用地址：http://dyxdggzs.com/article/162722.htm
本系統的發(fā)送卡設計目標是最大支持1 280×1 024分辨率、60 Hz刷新率的全彩數據發(fā)送，此時(shí)的像素頻率為：
即本方案滿(mǎn)足系統數據吞吐量的要求。由于兩個(gè)SDRAM中存儲相同數據，具有相同格式，所以SDRAM讀寫(xiě)模塊可以同時(shí)向兩個(gè)SDRAM中寫(xiě)入或讀出顯示數據，這樣兩塊SDRAM可以共用地址線(xiàn)，從而節省數十個(gè)FPGA IO端口，這是本方案的一大優(yōu)點(diǎn)。同時(shí)每塊SDRAM中劃分了兩個(gè)區，用以存放連續的兩幀圖像，可以根據LED顯示屏的具體要求，從SDRAM中讀出顯示數據，滿(mǎn)足系統靈活性的要求。
3 反γ校正與灰度級調節
特定條件下創(chuàng )建的圖像在不同環(huán)境下工作時(shí),往往會(huì )出現圖像看起來(lái)顯得太亮或者太暗的現象,所以L(fǎng)ED大屏幕顯示系統需要進(jìn)行靈活的反γ值調節。當前反γ校正多采用基于FPGA內部ROM的查找表技術(shù)[3]。式(1)為反γ校正公式，式中默認輸入圖像灰度級為256，輸出灰度級為G，x為輸入灰度值，y為輸出灰度值，γ為校正系數。要在FPGA中實(shí)現指數運算需要消耗大量邏輯單元，對于低成本要求來(lái)說(shuō)是不現實(shí)的。本文提出了如圖3所示的基于FPGA片內RAM、片外EEPROM和PC機軟件的反γ校正技術(shù)。
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