CADENCE與中芯提供90納米低功耗解決方案

　　Cadence 設計系統公司與中芯國際集成電路制造有限公司宣布，兩家公司已經(jīng)聯(lián)合開(kāi)發(fā)出低功耗數字設計參考流程，支持SMIC先進(jìn)的90納米工藝技術(shù)。該設計參考流程包含對Cadence® Encounter®時(shí)序系統的支持，以滿(mǎn)足設計師為計算機、消費電子、網(wǎng)絡(luò )及無(wú)線(xiàn)產(chǎn)品市場(chǎng)開(kāi)發(fā)集成電路越來(lái)越高的需求。 　  


　　該設計參考流程結合了Cadence Encounter數字IC設計平臺和Cadence可制造性設計(DFM）技術(shù)，攻克了低功耗、復雜的層次設計、時(shí)序及信號集成（SI）簽收等納米設計的挑戰。該設計參考流程使用SMIC的90納米工藝技術(shù)進(jìn)行開(kāi)發(fā)，通過(guò)了樣品設計驗證。Cadence作為最早與SMIC合作的電子設計自動(dòng)化公司之一，與SMIC一起推出了90納米Encounter低功耗系統級芯片設計參考流程。Cadence的新技術(shù)如Encounter時(shí)序系統已結合到該流程中，用于靜態(tài)時(shí)序分析（STA）簽收。 　  

　　這套“SMIC-Cadence設計參考流程”是一套完整的Encounter低功耗系統級芯片設計參考流程，其重點(diǎn)在于90納米系統級芯片（SoC）的高效能源利用。它對功耗問(wèn)題的優(yōu)化貫穿了所有必要的設計步驟，包括邏輯綜合、模擬、測試設計、等價(jià)性檢驗、芯片虛擬原型、物理實(shí)現和完成簽收分析。Encounter低功耗流程是業(yè)界首個(gè)為現代系統級芯片節能需求而設計的完整的低功耗解決方案之一。設計、實(shí)現和驗證技術(shù)完整結合，讓設計師的工作效率大大提升。該設計參考流程采用了Cadence Encounter以連線(xiàn)為首要考量的連續收斂方法，讓設計師可以迅速得到可行的網(wǎng)表和虛擬原型，在設計周期的初期就可以分析及優(yōu)化功耗、時(shí)序、SI和布線(xiàn)。 　  

　　此外，該流程為設計師提供了一個(gè)全面的平臺，強調快速、精確與自動(dòng)時(shí)序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時(shí)序優(yōu)化、3-D RC提取、電壓降、泄漏和動(dòng)態(tài)功耗優(yōu)化、信號干擾故障和延遲分析等問(wèn)題。該流程讓設計師可以用系統性的、可預測的方式進(jìn)行設計和優(yōu)化，得到最高質(zhì)量的芯片。 

　　SMIC-Cadence低功耗數字設計參考流程是創(chuàng )造次130納米的節能系統級芯片的起點(diǎn)。該流程融合了Cadence的多種獨創(chuàng )技術(shù)，包括優(yōu)化功耗的設計流程、Encounter時(shí)序系統、Encounter RTL編譯器全局優(yōu)化、Encounter低功耗系統級芯片參考設計流程、Cadence提取技術(shù)、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 納米延時(shí)計算器（NDC），使用高度精確的有效電流源延時(shí)模型（ECSM），降低了低功耗消費應用電子產(chǎn)品的擴產(chǎn)時(shí)間。 

　　  可用性 

　　SMIC與Cadence低功耗數字設計參考流程套件將提供給SMIC客戶(hù)。SMIC客戶(hù)通過(guò)聯(lián)系SMIC設計服務(wù)部索取該設計參考流程，聯(lián)系方式為：design_services@smics.com.更多詳情可參考（數據表插入鍵連）。