基于VerilogHDL的CMOS圖像敏感器驅動(dòng)電路設計

　　3 Verilog HDL驅動(dòng)時(shí)序設計

　　經(jīng)過(guò)以上分析可知，CMOS圖像敏感器采集時(shí)可以分為RESET過(guò)程和采集過(guò)程。時(shí)間上兩個(gè)過(guò)程是獨立的，如圖3。但在FPGA內部處理這兩部分的電路物理上是同時(shí)存在，因此必須將相應的信號通過(guò)置標志位的方法置為有效或無(wú)效。

　　STAR250所需數字驅動(dòng)信號共28個(gè)，其中SELECT信號在正常使用時(shí)，直接接PCB板的Vcc。因此需FPGA控制的驅動(dòng)信號有27個(gè)。根據采集過(guò)程可以把信號劃分為列放大器信號，包括CAL、Reset、Lr、S、R、LdY。這6個(gè)信號在每一行的初始化部分都要用到，因此可以編寫(xiě)到一個(gè)模塊(ColControl)中；模式信號(PaternCtrl)模塊用來(lái)設置CMOS敏感器的工作模式及初始地址，包括G0、G1、Bitlnvert和Addr[8：0]共12個(gè)信號。其中G0、G1用來(lái)設計輸出的放大倍數，BitInvert用于將輸出取反，Addr[8：0]則設置采集的起始地址；行讀出信號控制模塊(YlCtrl)產(chǎn)生行讀出地址的同步信號SyncYl及時(shí)鐘驅動(dòng)信號ClkYl；行RESET信號控制模塊(YrCtrl)產(chǎn)生行RE-SET地址的同步信號SyncYr及時(shí)鐘驅動(dòng)信號ClkYr；像素控制模塊(RowCtrl)產(chǎn)生行內像素初始地址的裝載信號LdX及同步信號SyncX；行內時(shí)鐘信號模塊(RowClk)產(chǎn)生列內像素的時(shí)鐘驅動(dòng)CLKX、ADC驅動(dòng)時(shí)鐘信號CLkAdc及輸出三態(tài)控制信號TriAdc。系統的輸入信號為主時(shí)鐘CLK、EosX行內像素結尾信號、EosYl幀內行結尾信號、EosYr幀內RESET行結尾信號、芯片的RESET信號。經(jīng)過(guò)這樣劃分后的模塊化Verilog程序就比較易寫(xiě)了。經(jīng)過(guò)頂層模塊綜合生成的網(wǎng)表如圖4。布線(xiàn)仿真時(shí)序圖如圖5，其中時(shí)鐘信號過(guò)于密集變成黑色帶狀，同樣輸出時(shí)鐘CIkX及ClkAdc也是黑色帶狀。在時(shí)序上ClkX與ClkAdc是反相關(guān)系，在TriAdc保持低電平時(shí)輸出有效。所設計的驅動(dòng)信號仿真波形與理論波形十分符合。這樣就完成了STAR250的時(shí)序驅動(dòng)電路設計。

　　使用Verilog語(yǔ)言設計時(shí)序邏輯具有很高的效率。結合CMOS敏感器特性可以方便地開(kāi)發(fā)出驅動(dòng)時(shí)序電路。但必須對CMOS圖像敏感器的信號分析準確，正確分離那些獨立的信號和共用的信號，用時(shí)序邏輯設計驅動(dòng)信號，用組合邏輯實(shí)現不同采集過(guò)程時(shí)間上的分離。布線(xiàn)延遲是必須考慮的，采用流水線(xiàn)技術(shù)可以預測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實(shí)際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫(xiě)信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫(xiě)入。這樣就可以完成圖像數據的存儲。以上Verilog程序在FLEXl0kl0上布線(xiàn)實(shí)現。經(jīng)示波器觀(guān)察邏輯正確，CMOS敏感器正常工作。