CMOS振蕩器設計
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1 引言
本文引用地址：http://dyxdggzs.com/article/161933.htm一個(gè)典型的數字鎖相環(huán)結構如圖1 所示，數控振蕩器DCO（Digital-Controlled Oscillator）是其中最關(guān)鍵和核心的部分。數控振蕩器DCO 輸出了可變頻率的振蕩波形，決定了整個(gè)鎖相環(huán)的噪聲性能和功耗。數字時(shí)間轉換器
（Digital LoopFilter）代替了模擬環(huán)形濾波器來(lái)控制DCO，由與參考時(shí)鐘的相位差來(lái)控制DCO 輸出或高或低的振蕩頻率，輸出振蕩信號由負反饋送到數字時(shí)間轉換器，使相位差減小，最終讓輸出信號頻率與參考時(shí)鐘頻率一致，即達到相位鎖定。整個(gè)DCO 因此不再需要含有電容或電感，同時(shí)也減少漏電流和電源噪音的問(wèn)題。
圖1 數字鎖相環(huán)的基本結構
2 電路結構和原理
數控振蕩器有多種實(shí)現結構，本文設計了一種完全采用靜態(tài)CMOS 邏輯電路的DCO結構，該DCO基于由CMOS 反相器構成的環(huán)形振蕩器，其電路結構如圖2 所示。
圖2 電路結構圖
如圖2 所示，每一級環(huán)形振蕩器均是5 個(gè)CMOS反相器串聯(lián)，并構成閉環(huán)負反饋回路，每個(gè)反相器的輸出也與下一級環(huán)形振蕩器對應的反相器輸出相連。根據巴克豪森準則：振蕩器要產(chǎn)生振蕩，那么環(huán)路增益必須大于等于一且總相移有360°。因此環(huán)路中進(jìn)行反相的次數必須是奇數，三個(gè)以上的奇數個(gè)CMOS 反相器串聯(lián)閉環(huán)回路，在一個(gè)微小的激勵下都能夠產(chǎn)生振蕩。單級環(huán)形振蕩器的振蕩頻率由反相器個(gè)數和其本征延遲決定，用n 表示反相器個(gè)數，tr 表示反相器上升沿延遲，tf 表示反相器下降沿延遲，頻率可以用下式表示為：
反相器下降延遲t f 和上升延遲t r 根據下列公式定義，式中Rn、Rp 分別為圖2（b）中反相器PMOS管M0、M1 和NMOS 管M2、M3 的等效電阻，Cout 為反相器輸出電容。
設置電路中所有MOSFET的溝道長(cháng)度都為90nm工藝設計規范的默認值0.1 μ m。因為在常溫下N 溝道中的電子遷移率大約是P 溝道中的空穴遷移率的2~3 倍，因此設置PMOS 管的寬度Wp 是NMOS 管寬度Wn 的2 倍，使反相器中NMOS 管和PMOS 管的等效電阻近似相等，即Rn=Rp，也就使tr=tf。
下降延遲t r 和上升延遲t f 相等可以讓環(huán)形振蕩器產(chǎn)生對稱(chēng)性比較好的波形，提高振蕩器的抗噪聲性能。
每一級的5 個(gè)CMOS 反相器由一個(gè)高電平有效的輸入信號控制，同時(shí)打開(kāi)或者關(guān)閉，讓DCO 中的環(huán)形振蕩器逐級打開(kāi)或者逐級關(guān)閉。當打開(kāi)的環(huán)形振蕩器級數越多，電路中的振蕩電流越強，電路輸出的振蕩頻率就越快。反之，當打開(kāi)的環(huán)形振蕩器級數越少，電路中的振蕩電流減弱，但因為整個(gè)DCO中的環(huán)形振蕩器總級數是一定的，因此整個(gè)DCO 中的等效電容并沒(méi)有減少，所以輸出的振蕩頻率就會(huì )下降。因此，該數控振蕩器是通過(guò)控制打開(kāi)的環(huán)形振蕩器級數，數字化地控制振蕩頻率，在DPLL中需要一個(gè)前置的數字環(huán)形濾波器提供輸入信號，控制各級振蕩器的打開(kāi)或關(guān)閉。
當所有環(huán)形振蕩器都打開(kāi)時(shí)，無(wú)論該DCO 中總共有多少級環(huán)形振蕩器，DCO 輸出的振蕩波形的最大頻率fmax 都為式（1）表示的單個(gè)環(huán)形振蕩器振蕩頻率。輸出的最小頻率fmin 也就是當只有一級環(huán)形振蕩器打開(kāi)時(shí)的DCO 輸出頻率。由此分析，DCO 的增益可以如下式表示，式中N 為電路中總的環(huán)形振蕩器級數：
由上述分析可見(jiàn)，當該DCO 中具有的總的環(huán)形振蕩器級數越多，可以輸出的fmin 越小，KDCO 也越小，也就是每一級環(huán)形振蕩器
所控制的頻率增減也越小，振蕩器線(xiàn)性度也就越好。
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