CMOS振蕩器設計
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本文基于STMicroelectronics的90nm CMOS混合信號工藝，采用Cadence Virtuoso 設計軟件，使用Analog Environment 中的Spectre仿真器進(jìn)行仿真。由于電路完全與數字集成電路工藝兼容，因此也可以采用諸如硬件描述語(yǔ)言來(lái)設計電路。
由32 級環(huán)形振蕩器構成的數控振蕩器DCO 在Cadence Virtuoso 中的仿真電路如圖3 所示，在本文的仿真中，是使用直流電壓作為控制DCO 各級環(huán)形振蕩器打開(kāi)或者關(guān)閉的輸入信號。
圖3 32級的DCO結構仿真電路圖
電路中電源電壓VDD=1.2V，所有MOSFET 均采用9 0 n m 工藝庫中的標準電壓晶體管，S V T（Standard Vol tage Tr ansi st or ），其閾值電壓為Vthn=0.3V，|Vthp|=0.3V。當32級環(huán)形振蕩器逐級打開(kāi)，數控振蕩器輸出波形的振蕩頻率也逐級上升，整個(gè)數控振蕩器的頻率調節范圍如圖4 所示。
圖4 DCO輸出頻率調節曲線(xiàn)
當32 級DCO中的18 級環(huán)形振蕩器打開(kāi)的時(shí)候，DCO 的相位噪聲如圖5 所示。相位噪聲由Spectre 仿真器的pss 分析和pnoi se 分析測得。
圖5 打開(kāi)18 級時(shí)的DCO相位噪聲
該32 級數控振蕩器的相位噪聲和功耗如表1 所示，隨著(zhù)環(huán)形振蕩器逐級打開(kāi)，相位噪聲和功耗都明顯上升，這是獲得高頻率輸出波形所付出的性能代價(jià)。先測得單個(gè)反相器的平均電流，測得各個(gè)打開(kāi)的反相器平均電流均約為14 μ A，由下式可以得到電路的總功耗，式中N 為打開(kāi)的環(huán)形振蕩器級數。
為了研究環(huán)形振蕩器級數對頻率調節范圍的影響，將數控振蕩器的級數減少至18 級或12 級，再分別測試其頻率調節范圍。三種不同級數數控振蕩器調節范圍的對比如圖6 所示，不同級數的數控振蕩器fmax 相等，但fmin 隨著(zhù)數控振蕩器的總級數增加而減小，且KDCO 也變小，調節線(xiàn)性度更好。
圖6 不同級數數控振蕩器的頻率調節范圍
表1 數控振蕩器不同級打開(kāi)時(shí)的相位噪聲和功耗
進(jìn)一步測試器件尺寸對數控振蕩器性能的影響，當器件寬度Wn 和Wp 增加，反相器中的平均電流增加，可以輸出更高的頻率并減小電路中器件噪聲導致的相位噪聲，這對高性能電路是有意義的，但電路功耗也隨之增加。對于18 級數控振蕩器，保持電路中全部MOSFET 的溝道長(cháng)度不變，同時(shí)增大圖2（b）中的NMOS 管M2、M3 的Wn和PMOS 管M0、M1 的Wp至原尺寸的1.5 倍后測得的頻率調節范圍如圖7 所示，全部環(huán)形振蕩器共18 級打開(kāi)后的DCO 功耗 及相位噪聲如表2 所示。
表2 器件尺寸不同時(shí)測得的功耗及相位噪聲
圖7 器件尺寸不同時(shí)測得的頻率調節范圍對比
4 結論
該數控振蕩器結構采用全靜態(tài)CMOS 邏輯電路來(lái)設計，獲得了線(xiàn)性度較好的頻率調節范圍，在90nm混合信號工藝條件下全DCO電路功耗在3mV左右，10MHz處相位噪聲低于-110 dBc/Hz，性能相比傳統LC 壓控振蕩器有過(guò)之而無(wú)不及，非常適合應用于高性能數字電路中。在用該數控振蕩器結構設計DPLL 時(shí)，應進(jìn)一步增加環(huán)形振蕩器級數以提供線(xiàn)性度更好的可調輸出頻率范圍，并需要前置數字環(huán)形濾波器提供相配合的控制信號。
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