M4K塊移位寄存器數據讀進(jìn)方式的邏輯分析儀設計
3 控制模塊
通過(guò)FPGA內部的M4K塊配置移位寄存器不斷地讀進(jìn)新的采樣值,數據采樣回來(lái)后先經(jīng)過(guò)SDRAM放入緩存FIFO中,然后把該FIFO中的數據上傳到顯示器。該模塊的時(shí)鐘是由PLL電路對FPGA輸入的25 MHz晶振時(shí)鐘倍頻得到的。通過(guò)FPGA外部一組撥碼開(kāi)關(guān)控制輸入電平為高或者低,從而設置不同的觸發(fā)和采樣模式。
3.1 SDRAM數據存儲模塊
將這個(gè)存儲模塊劃分為多個(gè)子模塊來(lái)實(shí)現。如圖3所示。sdram_ctrl是SDRAM狀態(tài)控制模塊,該模塊主要完成SDRAM的上電初始化以及定時(shí)刷新、讀/寫(xiě)控制等狀態(tài)的變遷。內部設計了兩個(gè)狀態(tài)機,一個(gè)用于上電初始化的狀態(tài)控制,另一個(gè)月用于正常工作時(shí)的狀態(tài)控制;sdram _cmd是SDRAM命令模塊,該模塊根據sdram_ctrl模塊的不同狀態(tài)指示輸出相應的SDRAM控制命令和地址,sdram_wr_data是SDRAM數據讀/寫(xiě)模塊,該模塊同樣是根據sdram_ctrl模塊的狀態(tài)指示完成SDRAM數據總線(xiàn)的控制,SDRAM的數據讀/寫(xiě)都在該模塊完成。數據讀/寫(xiě)借助了兩個(gè)存儲器(異步FIFO)如圖4所示。其中wrfifo用于寫(xiě)SDRAM數據,rdfifo用于讀SDRAM數據。在設計中SDRAM讀/寫(xiě)都是以8個(gè)字(16 b)為單位,使用FIFO中的當前數據量作為操作SDRAM的狀態(tài)指示。當wrfifo數量超過(guò)8個(gè)則發(fā)出寫(xiě)SD]RAM請求,讀出wrfifo中的數據。同樣,在rdfifo數據少于256 B(rd-fifo半空)時(shí)發(fā)出讀SDRAM請求,讀出8個(gè)新的數據寫(xiě)入rdfifo中,以保證后續電路總是持續的傳輸。SDRAM信號采集模塊在上電延時(shí)后從SDRAM的0地址開(kāi)始寫(xiě)入遞增數據,隨后通過(guò)內部FIFO依次送入SDRAM。SDRAM的所有地址寫(xiě)完數據后,啟動(dòng)SDRAM讀邏輯,從0地址開(kāi)始讀出SDRAM內的數據放入緩存FIFO中,然后把該FIFO中的數據上傳到顯示器。本文引用地址:http://dyxdggzs.com/article/161310.htm
3.2 基于M4K的移位寄存器連續且可變頻的采樣模塊
為了實(shí)現有效效據的精確捕獲在不中斷程序運行的情況下,有效數據長(cháng)時(shí)間實(shí)時(shí)讀進(jìn),提高嵌入式軟件性能分析的范圍和質(zhì)量。利用Cyclone芯片內部M4K結構配置移位寄存器對數據實(shí)時(shí)采樣,并且設置2個(gè)按鍵調節控制采樣頻率。
圖5為M4K移位寄存器原理圖。配置輸入/輸出的數據位寬w,移位寄存器的一個(gè)taps位寬m,總的taps數量n。這三個(gè)參數乘積就是占用的M4K存儲大小。從圖5中可看出,每個(gè)clk輸入一個(gè)移位數據,同時(shí)輸出一個(gè)數據,而M4K內部則是每個(gè)clk周期移位一次,每個(gè)tap的輸出直接移位到下一個(gè)tap的輸入,配置后的輸出中可看到每個(gè)tap的最后一個(gè)w位寬的數據。
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