可編程邏輯技術(shù)在數字信號處理系統中的應用

　　在上面的VHDL描述中，ADDER4B是一個(gè)4位二進(jìn)制加法器，其VHDL描述是：

　　LIBRARY IEEE；

　　USE IEEE.STD_LOGIC_1164.ALL；

　　USE IEEE.STD_LOGIC_UNSIGNED.ALL；

　　ENTITY ADDER4B IS

　　PORT （CIN4 ：IN STD_LOGIC；

　　A4 ：IN STD_LOGIC_VECTOR（3 DOWNTO 0）；

　　B4：IN STD_LOGIC_VECTOR（3 DOWNTO 0）；

　　S4：OUT STD_LOGIC_VECTOR（3 DOWNTO 0）；

　　COUT4：OUT STD_LOGIC；

　　EAND ADDER4B；

　　ARCHITEC_TURE behav OF ADDER4B IS

　　SIGNAL SINT ：STD_LOGIC_VECTOR（4 DOWNTO 0）；

　　SIGNAL AA，BB：STD_LOGIC_VECTOR（4 DOWNTO 0）；

　　BEGIN

　　AA=‘0’A4；

　　BB=‘0’B4;

　　SINT=AA+BB+CIN4;

　　S4=SINT(3 DOWNTO 0);

　　COUT4=SINT(4);

　　END behav；

　　4 結束語(yǔ)

　　本文采用基于EDA技術(shù)的自上而下的系統設計方法，其設計流程如圖2所示。該乘法器的最大優(yōu)點(diǎn)是節省芯片資源，其運算速度取決于輸入的時(shí)鐘頻率。如若時(shí)鐘頻率為100MHz，則每個(gè)運算周期僅需80ns，因而具有一定的實(shí)用價(jià)值。