高速同步數據采集平臺的實(shí)現
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2．1 高速數據合并器
數據合并器的主要工作是產(chǎn)生同步信號，并對64路高速串行上傳數據進(jìn)行同時(shí)的接收、合并，并通過(guò)以太網(wǎng)實(shí)時(shí)上傳。因此主要有以下性能需求：同步信號的產(chǎn)生；多路高速數圖1據接收，64路每路數據流為1638400bit／s；多路高速數據接收下來(lái)后以以太網(wǎng)實(shí)時(shí)上傳，速度是25Mbit／s。
項目采用以下解決方案：
(1)同步信號的產(chǎn)生由單獨的MCU處理器來(lái)實(shí)現，其不僅產(chǎn)生同步信號，同時(shí)負責相關(guān)數據協(xié)議的處理。
(2)高速數據的接收，需要用FPGA的同步處理能力，單獨設置64個(gè)串行接口模塊，分別接收緩沖的高速數據。
(3)高速數據上傳也要通過(guò)FPGA實(shí)現對接收到的數據實(shí)時(shí)上傳至XILINX的XC3S4000來(lái)實(shí)現。
整個(gè)系統的硬件框圖如圖2所示。本文引用地址：http://dyxdggzs.com/article/159579.htm
2．2 傳感器數據采集器
傳感器數據采集器的主要功能是接收合并器的同步時(shí)鐘信號，并利用AD對傳感器信號進(jìn)行采集，按自定協(xié)議將數據通過(guò)光纖上傳至合并器。主要的指標如下：采樣頻率為每秒12800次(12．8kHz)；每終端需要同時(shí)采集8路傳感器信號，每信號不低于16位。
采用TMS320F2812的串口來(lái)實(shí)現同步信號的接收與采集。8路同步采集用8個(gè)16位AD來(lái)實(shí)現。
與合并器的數據通訊同樣要考慮光纖模塊，考慮保證AD轉換16位的精度，所以選擇ADS8342。在以上硬件的基礎上，系統利用軟件完成對傳感器的高速數據采集。
3 系統軟件部分說(shuō)明
整個(gè)系統的軟件組成主要在三個(gè)不同設備上實(shí)現，一是基于工業(yè)計算機板卡的wince上的中心數據處理控制程序，主要實(shí)現對采集后的數據的處理運算，并下發(fā)控制指令，二是基于XINLINX的FPGA平臺的數據匯總程序與指令下發(fā)程序，三是基于DSP 2812的數據采集終端部分的數據采集、上傳、指令接收等程序。
3．1 數據合并器同步與數據采集程序
數據合并器是對采集器進(jìn)行下行通訊管理的通道，主要負責產(chǎn)生同步信號的，收集串口數據上傳等功能。其中下行信息主要有同步采集時(shí)鐘信號、時(shí)間校準信息、控制信息，以及參數信息。其中以同步采集時(shí)鐘最為關(guān)鍵，主要是要給采集器一個(gè)統一的采集節拍。
對于上行數據而言，采用FIFO原理，將所有的串口緩存進(jìn)行緩沖，并形成一個(gè)按協(xié)議要求的數據包，從而實(shí)現數據的統一上傳。FIFO原理從硬件的角度來(lái)看，是一塊有兩個(gè)端口的數據內存，一個(gè)端口用來(lái)寫(xiě)入數據；另一個(gè)用來(lái)讀出數據。與FIFO操作相關(guān)的有兩個(gè)指針，寫(xiě)指針指向要寫(xiě)的內存部分，讀指針指向要讀的內存部分。FIFO控制器通過(guò)外部的讀寫(xiě)信號控制這兩個(gè)指針移動(dòng)，并由此產(chǎn)生FIFO空信號或滿(mǎn)信號。數據是由某一個(gè)時(shí)鐘域的控制信號寫(xiě)入FIFO，而由另一個(gè)時(shí)鐘域的控制信號將數據讀出FIFO。
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