基于PI控制的全數字鎖相環(huán)設計
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2 全數字鎖相環(huán)的設計和軟件仿真
依據圖1鎖相環(huán)系統的結構，利用Altera公司的QuartusⅡ設計軟件，采用自頂向下的模塊化設計方法，用VHDL對全數字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設計，然后對該系統做綜合設計和仿真。最后，采用Altera公司的Cyclone系列的FPGA器件實(shí)現了鎖相環(huán)系統的硬件功能。圖3為QuartusⅡ軟件設計的基于PI控制的二階全數字鎖相環(huán)的電路原理圖。此鎖相環(huán)電路原理圖由D觸發(fā)器、雙D觸發(fā)器鑒相器(FPD)、數字環(huán)路濾波器(DLF)、數控振蕩器(DCO)和鎖定檢測模塊組成。D觸發(fā)器起到延時(shí)作用，使得輸入信號與DCO的輸出信號同步。FPD的作用是比較輸入與輸出矩形信號的前沿，并產(chǎn)生超前／滯后的標志信號和頻率／相位誤差序列。DLF中的周期性歸零可逆計數器和不歸零可逆計數器根據頻率／相位誤差序列生成比例積分控制信號，即DCO的低位控制字。DCO可根據高位控制字和低位控制字的變化自動(dòng)調節其輸出信號的頻率。鎖定檢測模塊根據頻率／相位誤差來(lái)判定系統是否已經(jīng)鎖定，并發(fā)出相應的鎖定標志信號。本鎖相環(huán)系統的設計參數如下：DLF內周期性歸零可逆計數器和不歸零可逆計數器的位長(cháng)為14位；DCO中累加器的位長(cháng)為28位，系統高速時(shí)鐘頻率clkin為1．25 MHz，比例積分控制碼組G的字長(cháng)為14位，自由振蕩頻率f0控制碼組C的字長(cháng)為14位。圖4為輸入信號F_ref=1．28 kHz的時(shí)序仿真圖，鎖頻時(shí)間T=10．62 ms。圖5為輸入信號F_ref= 2．5 kHz的時(shí)序仿真圖，鎖頻時(shí)間T=5．43 ms。本文引用地址：http://dyxdggzs.com/article/159407.htm
圖6為輸入信號F_ref=10 kHz的時(shí)序仿真圖，鎖頻時(shí)間T=874．86 μs；圖7為輸入信號F_ref由10 kHz跳變到2．5 kHz時(shí)的時(shí)序仿真圖；圖中clkin為系統時(shí)鐘，RST為系統復位信號，F_ref為輸入信號，F_out為輸出信號，EN為使能計數控制信號，LOAD為置數控制信號，BH為數控振蕩器高位控制字，G為數控振蕩器低位控制字，K1，K2為數字環(huán)路濾波器的預置數。通過(guò)對所設計的全數字鎖相環(huán)的時(shí)序仿真圖可以看出：適當地調節參數BH，K1和K2，鎖相環(huán)能夠鎖定不同頻率的輸入信號。而且，該系統具有一定的自適應的特性，對頻率發(fā)生跳變的輸入信號也能夠實(shí)現快速跟蹤。
3 結語(yǔ)
實(shí)驗表明：該鎖相環(huán)在一定的頻率范圍內能較快的鎖定輸入信號，在15個(gè)輸入信號周期內環(huán)路就進(jìn)入鎖定狀態(tài)，相位抖動(dòng)小于輸出信號周期的5％。該全數字鎖相環(huán)具有電路結構簡(jiǎn)單，鎖定速度快，易于集成等特點(diǎn)?？刹捎肰HDL語(yǔ)言完成系統設計，使用EDA軟件進(jìn)行綜合仿真，并可制成片內鎖相環(huán)。
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