ISE入門(mén)三部曲
作者：lianggui5
時(shí)間：2013-08-20
來(lái)源：電子產(chǎn)品世界
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對面交流
海量資料庫查詢(xún)
此時(shí)我們可以查看RTL級的原理圖，雙擊 View RTL Schematic，并選擇Start With a schematic of the top-level block，點(diǎn)擊OK如圖13所示，然后將出現一個(gè)模塊，上面有我們寫(xiě)的輸入輸出。
本文引用地址：http://dyxdggzs.com/article/159138.htm
雙擊模塊，將出現如圖14所示的原理圖，查看原理圖，可以查看原理圖是否與自己的設計一致，利于檢查連線(xiàn)錯誤等。如果邏輯比較簡(jiǎn)單，查看原理圖即可知道設計的目標是否達到，例如本例中的8路選擇器，從綜合生成的原理圖可以看出，正常情況(Reset_n信號無(wú)效)是一個(gè)8路選擇器，復位時(shí)輸出為零;當邏輯比較復雜時(shí)，原理圖龐大，無(wú)法仔細去比對是否達到自己的目的，此時(shí)就需要進(jìn)行軟件仿真。
那么我們首先編寫(xiě)TestBench程序，點(diǎn)擊菜單欄的Project(或者右鍵單擊到工程的文件)，NewSource 選擇 Verilog Test Fixture，輸入文件名TestModule ,點(diǎn)擊Next,選擇要關(guān)聯(lián)的源文件，這里只有一個(gè)源文件 Test8to1,如果有多個(gè)源文件，則需選擇對應的需要仿真的文件，然后點(diǎn)擊Next。
可控硅相關(guān)文章:可控硅工作原理
比較器相關(guān)文章:比較器工作原理
評論