軟件無(wú)線(xiàn)電技術(shù)與可重配置計算體系結構

1．技術(shù)趨勢
　　現代無(wú)線(xiàn)通信的主體是移動(dòng)通信。參照ITU建議M1225，移動(dòng)通信是在復雜多變的移動(dòng)環(huán)境下工作的，因此必須考慮嚴重的時(shí)變和多徑傳播的影響。在現代無(wú)線(xiàn)通信系統中，特別是在碼分多址(CDMA)系統中，為了提高系統容量，提高系統靈敏度和在較低的發(fā)射功率下獲得較遠的通信距離，一般都希望使用智能天線(xiàn)與聯(lián)合檢測技術(shù)。
　　在許多公開(kāi)發(fā)表的技術(shù)文獻中，都涉及到對智能天線(xiàn)的波束賦形算法的研究，其研究結論是功能越強則算法越復雜。然而在移動(dòng)通信環(huán)境下，聯(lián)合檢測技術(shù)和波束賦形是必須實(shí)時(shí)完成的，且完成算法的時(shí)間只能以微秒計算。而受現代微電子技術(shù)水平的限制，在如此短的時(shí)間內，數字信號處理器(DSP)或專(zhuān)用芯片(ASIC)還不能實(shí)現過(guò)于復雜的實(shí)時(shí)處理。
　　另一方面，移動(dòng)通信技術(shù)和標準還在不斷提出和更新，軟件無(wú)線(xiàn)電技術(shù)日益受到高度重視。美國FCC甚至發(fā)文要求各公司對此技術(shù)的應用提供方案。如何用DSP（數字信號處理器）或FPGA（現場(chǎng)可編程邏輯陣列）等其他可編程器件，在公共硬件平臺上解決各種不同制式的空間接口已成為很多世界各國通信公司研究的主要課題。
　　過(guò)去，無(wú)線(xiàn)通信系統的設計多采用靜態(tài)設計，只能在規定范圍內的特定頻段上使用專(zhuān)用調制器、編碼器和信道協(xié)議。即使是雙頻、三頻蜂窩電話(huà)也只在預先定義的兩個(gè)或三個(gè)標準之間切換。靜態(tài)設計通常是根據最壞情況的設計，在情況良好時(shí)就不能充分利用射頻頻譜。例如，若背景噪聲比最?lèi)毫拥那闆r小，就可能出現許多不必要的糾錯編碼，這樣就不能獲得最高的比特率。這種情況對無(wú)線(xiàn)應用系統的影響比有線(xiàn)應用系統更嚴重，因為無(wú)線(xiàn)傳輸更易于受噪聲、干擾和衰減的影響。理想的軟件無(wú)線(xiàn)電能動(dòng)態(tài)適應傳輸系統的任一環(huán)節的變化，如調制、編碼、信道協(xié)議及帶寬，等等，并能夠適應實(shí)時(shí)性變化，最大程度地利用有效頻譜。已有專(zhuān)家預測，在未來(lái)幾年內，依靠傳統的專(zhuān)用芯片來(lái)制造移動(dòng)通信無(wú)線(xiàn)設備的概念將受到重大沖擊。而且，軟件無(wú)線(xiàn)電不僅用于用戶(hù)終端，解決多模手持機的問(wèn)題，它還將使用于無(wú)線(xiàn)基站。特別是在第三代移動(dòng)通信技術(shù)和標準都還在不斷更新的最近幾年內，只有使用軟件無(wú)線(xiàn)電技術(shù)，才可能使產(chǎn)品跟上技術(shù)的發(fā)展，并適應不同的標準和環(huán)境、網(wǎng)絡(luò )通信負荷，以及用戶(hù)需求的變化。
　　在現階段軟件無(wú)線(xiàn)電結構體系的構建中，已有研究表明可編程邏輯器件具有較好的性能，尤其是針對高并行性運算比目前廣泛使用的DSP在性能上具有明顯的優(yōu)勢，前者不但可以提高運算速度，更重要的是它可通過(guò)有效而靈活的設計方法提高系統硬件的整體工作效率，即盡可能使系統中所有邏輯資源處于有效工作狀態(tài)，降低系統功率。這是目前一些專(zhuān)用芯片以至DSP都無(wú)法比擬的。

2．軟件無(wú)線(xiàn)電技術(shù)的實(shí)現平臺
　　在軟件無(wú)線(xiàn)電技術(shù)的實(shí)現中，目前主流的硬件技術(shù)是通用信號處理器(以DSP為代表)和現場(chǎng)可編程邏輯陣列(以FPGA為代表)。雖然，現階段兩種技術(shù)作為軟件無(wú)線(xiàn)電實(shí)現平臺還都有各自的局限性，以下對比兩種技術(shù)在實(shí)現軟件無(wú)線(xiàn)電的一些特點(diǎn)：
　　由于軟件無(wú)線(xiàn)電技術(shù)基帶設計中大量使用乘加運算，DSP在完成這種乘加運算時(shí)， 一般需要進(jìn)行以下操作：
　　1=>讀存儲器， 取操作數，取指令
　　2=>運算
　　3=>寫(xiě)存儲器，存儲運算結果
　　為了提高運算速度，人們一般希望在一個(gè)指令周期中能夠多次進(jìn)行存儲器讀寫(xiě)操作，以盡量縮短非運算時(shí)間。
　　目前DSP廣泛采用了哈佛結構和改進(jìn)的馮?諾伊曼結構，能夠支持在一個(gè)指令周期進(jìn)行多次存取操作，這種體系結構適用于非關(guān)聯(lián)性順序算法的實(shí)現。當采用一個(gè)只能分時(shí)運行的數字信號處理器時(shí)，調度多個(gè)時(shí)間要求緊迫的任務(wù)需要非常復雜的編程。尤其是，當算法模塊關(guān)聯(lián)多個(gè)當前和過(guò)去及未來(lái)的狀態(tài)時(shí)，DSP的效率不高。這主要是由于DSP在處理一些并行和回饋數據流時(shí)，存在額外的等待時(shí)間。
　　隨著(zhù)通信技術(shù)的發(fā)展，對系統性能的要求也在不斷增高，而設計高性能復雜DSP芯片的周期及半導體工藝的發(fā)展還沒(méi)有跟上需求的發(fā)展。于是，復雜通信系統往往使用多片DSP來(lái)提高系統性能。
　　如圖2所示，典型的信號處理算法一般包括許多回饋環(huán)路和并行運算結構。通用DSP實(shí)現這類(lèi)算法通常代碼效率并不高。
　　而用現場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現上述算法，則可以克服上述設計的不足，這主要是由于FPGA提供了更大的設計靈活性。用FPGA設計軟件無(wú)線(xiàn)電時(shí)具有許多獨特的優(yōu)勢，主要體現在：
　　2.1 設計靈活性與高性能
　　與DSP相比，FPGA有更大的靈活性，可根據算法特點(diǎn)自定制計算體系結構；利用并行性計算計算體系結構和合理的流水線(xiàn)設計可以實(shí)現高端DSP應用，且性能更高。使用FPGA構成多處理器計算體系結構，可將功能模塊很容易映射到獨立和并行的硬件節點(diǎn)上，實(shí)現任意多個(gè)并行數據處理路徑。避免了采用一個(gè)只能分時(shí)運行的數字信號處理器時(shí)，調度多個(gè)時(shí)間要求緊迫的任務(wù)所需的非常復雜的編程。