一種超低功耗5.8GHz雙模前置分頻器設計
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需要注意的是，當圖4的鎖存器工作在求值模式時(shí)(CLK為低電平)，如果此時(shí)輸入信號D由高電平向低電平變化，則輸出Q的狀態(tài)發(fā)生翻轉，導致誤操作。于是需要在鎖存器的輸入端加上一級時(shí)鐘偽PMOS，如圖5，以防止圖4所示的鎖存器工作在求值模式時(shí)輸入端D電壓發(fā)生由高到低的翻轉，保證鎖存器的輸出在單個(gè)周期僅可以改變一次。圖5即為本文采用的負邊沿觸發(fā)的動(dòng)態(tài)D觸發(fā)器，相比于圖3所示的YuanSvensson D觸發(fā)器，動(dòng)態(tài)D觸發(fā)器的晶體管數目減少了三個(gè)，增強了時(shí)鐘的驅動(dòng)能力，不僅提高了電路的工作頻率，而且大大降低了功耗。同時(shí)將“與 ”門(mén)集成到DFF中去，如圖6所示。仿真結果表明這種集成“與”門(mén)的D觸發(fā)器工作速度有一定提高，同時(shí)也降低了電路的功耗。在同步2／3分頻器中，DFFl采用的是不帶“與”門(mén)的D觸發(fā)器，DFF2采用帶“與”門(mén)的觸發(fā)器。
1．4 異步除2分頻器
經(jīng)過(guò)同步2／3分頻器分頻后，信號的頻率已經(jīng)降低。由于方波驅動(dòng)較長(cháng)分頻鏈時(shí)，可能引起模塊內部某點(diǎn)的高電平陷落，從而造成整個(gè)電路的邏輯混亂。由于同步分頻器中D觸發(fā)器的NQ端輸出的高電平不穩定，可以通過(guò)在Q端添加緩沖器予以解決。仿真結果表明，用該觸發(fā)器組成的異步鏈可在速度、頻率和功耗間達到很好的折衷。本文引用地址：http://dyxdggzs.com/article/157518.htm
2 電路的調試與仿真
調試時(shí)，首先要確定P1管與Nl管的寬長(cháng)比(W／L)以保證時(shí)鐘為高電平時(shí)，圖4所示的鎖存器N2管總保持在關(guān)斷狀態(tài)，電路處于保持模式，因而輸出O點(diǎn)的電壓保持不變。當時(shí)鐘從高變?yōu)榈蜁r(shí)，鎖存器進(jìn)入求值模式，此時(shí)如果輸入D為低電平，這時(shí)N2管和P2管都導通，要求P2管的上拉能力比N2的下拉能力弱，以保證Q點(diǎn)輸出VOLQ比下一級門(mén)電路的輸入電壓VIL低，即輸出在低電平范圍內。
采用TSMC90nm CMOS工藝，電源電壓1．2V，使用Mentor公司的Eldo軟件對本設計進(jìn)行仿真，仿真結果顯示，輸入頻率為5．8GHzH寸，電路功耗僅為O．8mW。仿真波形如圖8所示。
3 結論
對于一個(gè)雙模前置分頻器來(lái)說(shuō)，工作的速度(輸入信號的頻率)和功耗是其性能最重要的兩個(gè)參數，本文采用動(dòng)態(tài)有比D觸發(fā)器的結構，相比于傳統的Yuan-SvenssonTSPC D觸發(fā)器，MOS管的數目減少了3個(gè)，這個(gè)對于VLSI來(lái)說(shuō)將大大提高了其集成度，因此有著(zhù)更好的工作頻率和更低的功耗。并在此基礎上設計了一個(gè)前置分頻器。完全覆蓋了WLAN IEEE802．11a通信標準的所有頻段。采用TSMC90nmCMOS工藝，電源電壓1．2V，運用Mentor公司的Elod軟件對本設計進(jìn)行仿真，電路工作在5．8GHz時(shí)功耗僅為0．8mW。電路最高工作頻率可達到6．25GHz。
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