一種超低功耗5.8GHz雙模前置分頻器設計

MC為邏輯高電平時(shí)，電路實(shí)現2分頻；MC為邏輯低電平時(shí)，電路實(shí)現3分頻。采用同步2／3分頻器，大大減少了工作在高頻部分MOS管的數目，從而同步部分的功耗有所下降。同時(shí)將“與”門(mén)設計在D觸發(fā)器中。這種集成“與”門(mén)的觸發(fā)器不但簡(jiǎn)化了電路設計，而且避免了單獨設計邏輯門(mén)所帶來(lái)的寄生參數的影響，減少了速度損失，從而很好地緩解了工作速度和功耗之間的矛盾。
1．3 優(yōu)化功耗
從以上的分析可以看出，電路最大的功耗來(lái)自同步2／3分頻器，但無(wú)論是同步2／3分頻器還是異步分頻器鏈都必須采用D觸發(fā)器，因此設計好高速低功耗的D觸發(fā)器是影響整個(gè)分頻器速度和功耗的關(guān)鍵。
圖3為常用的Yuan-Svensson型D觸發(fā)器(下降沿觸發(fā))，這種電路采用動(dòng)態(tài)CMOS技術(shù)，從左至右由一個(gè)N-C2MOS級，一個(gè)P-PrechargeCMOS級和一個(gè)P-C2MOS級組成。相對于傳統的靜態(tài)分頻器，它的各項性能已經(jīng)有了明顯的改善，但是由于大多數MOS管既是前級的負載管又是后級的驅動(dòng)管，每一級三個(gè)MOS管疊加帶來(lái)了大的RC延遲，所以就算減小其尺寸也不能提高速度。為此我們對圖3中的C2MOS電路進(jìn)行改進(jìn)，用鐘控偽PMOS反相器代替N-C2MOS，這樣MOS管的數目、負載電容都有減小。同樣用鐘控偽NMOS反相器代替PC2MOS，構成圖4所示的動(dòng)態(tài)有比鎖存器，當時(shí)鐘信號為低(高)電平時(shí)鎖存器工作在求值(保持)模式，與Yuan-Svensson結構的D觸發(fā)器相比具有更低的RC，因此減小了功耗和傳輸延遲。