FIR數字濾波器的FPGA實(shí)現研究

從串行結構中可以看出，FIR濾波過(guò)程就是一個(gè)信號逐級延遲的過(guò)程，將各級延遲輸出加權累加，得到濾波輸出，其中最主要的運算是乘累加運算。FIR每完成一次濾波過(guò)程需要進(jìn)行N次乘法和(N-1)次加法運算，N為濾波器的階數。所以，濾波器的運算量完全取決于N的大小，當N很大時(shí)，延遲將非常長(cháng)，無(wú)法實(shí)現高速信號處理。
根據FIR數字濾波器的對稱(chēng)特性，可以先進(jìn)行加法運算，然后對加法運算的結果進(jìn)行串行乘累加運算，從而得到改進(jìn)的串行結構。與串行結構相比，改進(jìn)的濾波器完成一次濾波的時(shí)鐘周期減半，乘累加次數減半，提高了處理速度，但同時(shí)要消耗更多的硬件資源。圖1(b)為Ⅳ位偶數時(shí)改進(jìn)的串行結構。與串行結構相似，濾波器的運算量完全取決于N的大小，當N很大時(shí)，延遲將非常長(cháng)，無(wú)法實(shí)現高速信號處理。
將串行結構展開(kāi)，根據濾波器的信號流圖用多個(gè)乘法器和加法器并行實(shí)現，得到FIR濾波器的并行實(shí)現結構，如圖1(c)所示。并行濾波器的濾波速度快，一個(gè)時(shí)鐘周期內完成一次濾波，但消耗大量的FPGA資源，如乘累加器，且器件的延遲較大，工作頻率不宜太高。
FPGA具有規整的內部邏輯陣列和豐富的連線(xiàn)資源，特別適合用于數字信號處理。但以前FPGA一般用于系統邏輯或時(shí)序控制，很少應用在信號處理方面。其原因主要是FPGA中缺乏實(shí)現乘法運算的有效結構。隨著(zhù)FPGA技術(shù)的不斷發(fā)展，查找表(LUT)技術(shù)的應用有效地解決了這個(gè)問(wèn)題，使FPGA在數字信號處理方面得到了廣泛應用。

2 基于分布式算法的FIR濾波器的實(shí)現
2．1 分布式算法原理
上世紀70年代Croisie提出了分布式算法DA(Distributed Arithmetic)，但由于其特別適合用FPGA實(shí)現，所以直到Xilinx公司在FPGA中使用查找表(LUT)后，DA才被廣泛應用在FPGA求乘積和中。
FIR的濾波輸出y可以表示為輸入x和系數h的內積：

由上述推導可知，分布式算法是一種以實(shí)現乘加運算為目的的運算方法。它與傳統實(shí)現乘加運算的先后順序不同。分布式算法在完成乘加功能時(shí)，是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先進(jìn)行相加形成相應部分積，然后在對各部分積預先進(jìn)行累加形成最終結果；而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算。
2．2 分布式FIR的實(shí)現結構
圖2為分布式FIR濾波器的直接實(shí)現結構。對于小位寬的數據，DA算法不僅速度快，而且所占用的芯片資源少。

2．3 性能優(yōu)化方法
1)流水線(xiàn)結構法 在濾波器中間增加適當的寄存器，構成流水線(xiàn)結構。在并行結構實(shí)現中添加流水線(xiàn)結構，可以提高濾波器速度，使其工作在更高的工作頻率。對于速度固定的數據，可以通過(guò)多次復用乘累加器來(lái)節省資源。
2)查找表分隔法 在用LUT實(shí)現分布式算法時(shí)，由于LUT的規模隨著(zhù)N的增加呈現指數增長(cháng)，如果濾波器系數N過(guò)大，則查找表的規模十分龐大。為了減小規模，可以利用部分表計算。由于FIR濾波器是線(xiàn)性濾波器，因此低階濾波器輸出可以相加，由此定義一個(gè)高階濾波器的輸出。例如，把16輸入的查找表分割成4個(gè)并行的查找表。
查找表的分隔技術(shù)和流水線(xiàn)技術(shù)可以大大減小設計規模，同時(shí)并不會(huì )降低濾波速度。使用DA算法實(shí)現的FlR濾波器與傳統的算法相比，DA算法可以極大地減少硬件電路規模，很容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。