基于FPGA的高速通信系統研究
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2．2 傳輸部分電路設計
傳輸部分設計包括選擇同軸電纜和設計相應的發(fā)送接收電路。本系統選用的同軸電纜型號為SVY-50-3，成本低、性能好。這款電纜的特征阻抗為50 Ω，速率150 MHz時(shí)信號傳輸100 m的最大衰減為18．01 dB。它具有良好的屏蔽特性，可以在復雜的電磁環(huán)境中正常工作。電纜驅動(dòng)電路和接收均衡電路分別選用National Semiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS電平輸入，最高傳輸速率達到622 Mb／s，輸出信號峰一峰值從O．7～2 V。CLC012可以自動(dòng)均衡頻率在50～650 MHz的信號。時(shí)鐘恢復器件選用CLC016，它的輸入信號來(lái)自CLC-012，輸出時(shí)鐘和數據接FPGA，恢復的時(shí)鐘在數據上升沿有效。CLC005和CLC012用于特征阻抗為75 Ω的傳輸系統，針對本系50 Ω特征阻抗的同軸電纜，需要改動(dòng)外圍電阻配置，否則會(huì )因為阻抗不匹配引起信號反射，最終導致信號傳輸質(zhì)量下降。相應的配置方式如圖2所示。本文引用地址：http://dyxdggzs.com/article/157077.htm
通過(guò)測試，此組傳輸器件可以驅動(dòng)LVDS信號通過(guò)SVY-50-3型號電纜傳輸至少200 m。信號經(jīng)過(guò)傳輸后，在電纜末端衰減嚴重，噪聲和抖動(dòng)也較嚴重。此時(shí)信號眼圖如圖3所示，可以看出信號質(zhì)量差。直接接收此信號，會(huì )產(chǎn)生信號電平誤判，而且信號的抖動(dòng)將導致后級電路無(wú)法正常工作。接收均衡器CLC012自動(dòng)為信號損耗提供補償后，信號上的噪聲和抖動(dòng)均得到了改善，信號的眼圖如圖4所示。
LVDS驅動(dòng)器由恒流源構成，因此需要做終端匹配。通常情況下在輸入端并聯(lián)100 Ω電阻從而滿(mǎn)足互聯(lián)系統要求的差分阻抗。在強噪聲環(huán)境下，交流耦合連接時(shí)可以采用戴維南終端匹配方式提供1．2 V的偏置電壓，同時(shí)滿(mǎn)足100 Ω差分阻抗的設計要求。具體方法是將LVDS的+／-端通過(guò)130 Ω電阻上拉至VCC，同時(shí)下拉82 Ω電阻到地，如圖5所示，電阻精度要求在1％。
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