基于FPGA的空域復用MIMO MC一CDMA系統設計

FPGA MC-CDMA 基帶系統 移動(dòng)通信

　　摘 要： MIMO技術(shù)、多載波技術(shù)與鏈路自適應技術(shù)是未來(lái)移動(dòng)通信系統最值得關(guān)注的幾種物理層技術(shù)。MIMO技術(shù)在提高系統頻譜利用率方面性能卓越，多載波CDMA技術(shù)則能有效地對抗頻率選擇性衰落，將MIMO技術(shù)與MC-CDMA方案相結合，構成空域復用MC-CDMA系統，將在很大程度上提高系統的性能和容量,更有效地提高信息傳輸速率,完成基于FPGA的空域復用 MIMO MC一CDMA系統的基帶信號處理平臺的設計與實(shí)現的任務(wù)[1]。本文采用硬件仿真模型模擬MIMO信道的方法，實(shí)現了對系統的聯(lián)合調試與功能驗證，與軟件仿真結果進(jìn)行比較，性能良好。

　　1 MC-COMA調制解調的硬件實(shí)現

　　1.1 方案設計

　　根據MC-CDMA調制解調的基本原理，在本方案設計中將其調制過(guò)程劃分為符號復制、頻域擴頻、載波調制三個(gè)功能模塊，解調過(guò)程劃分為載波解調、解擴和頻域合并三個(gè)功能模塊?？紤]到代碼的整齊和運算速度的要求，在設計中采用了流水線(xiàn)操作方式。

　　根據需求，本文設計方案的子載波數為32，擴頻碼由長(cháng)度為32的OVSF碼發(fā)生器產(chǎn)生，通過(guò)設置OVSF碼發(fā)生器的參數，可以選擇32種不同的碼字中的一種進(jìn)行擴頻來(lái)區分不同用戶(hù)的數據。各個(gè)模塊之間的時(shí)序關(guān)系通過(guò)ens等控制信號實(shí)現，前端模塊運算完成才觸發(fā)后端模塊，從而實(shí)現流水線(xiàn)操作。欲了解更多信息請登錄電子發(fā)燒友網(wǎng)(http://www.elecfans.com)

　　MC-CDMA調制所有程序模塊之間的關(guān)系和信號流程。其中MC-CDMA模塊為頂層模塊，第二行的三個(gè)函數為一級子模塊，第三行的函數為二級模塊。進(jìn)入MC-CDMA調制器的數據符號首先經(jīng)過(guò)N次復制，本文系統中N=32，Copy32子程序模塊即用于實(shí)現多載波調制中的符號復制功能。復制之后的數據送入頻域擴頻模塊sPreading，經(jīng)由長(cháng)度為32的OVsF碼序列進(jìn)行擴頻處理后送入IFFT32運算模塊實(shí)現頻域到時(shí)域的變換，完成MC- CDMA調制。

　　1.2 頻域擴頻的實(shí)現

　　在擴頻通信系統中，其原理都是使用擴頻序列來(lái)擴展用戶(hù)的原始信號。在接收端，為了恢復原始信號，使用與發(fā)射端一樣的同步擴頻序列與收到的信號進(jìn)行相關(guān)。MC-CDMA就是利用擴頻序列的互相關(guān)性進(jìn)行多用戶(hù)通信的，擴頻序列在MC-CDMA系統中起著(zhù)重要的作用。

　　1.3 FFT/IFFT的FPGA實(shí)現

　　本文中FFT/IFFT設計參考Altera公司FFTIP 核的數據手冊[2]，通過(guò)對IP核進(jìn)行實(shí)際測試可知，有效數據要延遲于START信號4個(gè)時(shí)鐘周期輸入。而在本系統中，來(lái)自前端模塊的控制信號和有效數據是同步輸入FFT/IFFT變換模塊的，所以需要對輸入數據寄存4個(gè)周期。輸入數據緩沖模塊用來(lái)對輸入數據進(jìn)行寄存。時(shí)序控制單元用于保證模塊中的時(shí)序對齊。FFT/IFFT運算單元是基于Altera公司的Altera Megacore IP核實(shí)現的。FFT/IFFT IP核的各個(gè)主要參數設置如表1所示。變換長(cháng)度為32，采用并行流水線(xiàn)FO結構，為了節省slices資源的消耗，最大限度地選擇使用片內的塊RAM資源。表1給出了綜合得到的FFTIFFT模塊的資源消耗情況，從綜合報告中可知，其最大執行速度可以達到268 MHz。

　　2 系統綜述

　　2.1 系統驗證方案

　　基于以上所提出的2發(fā)3收MIMOMC-CDMA基帶系統發(fā)射機和接收機的設計方法，分別實(shí)現發(fā)射機和接收機的RTL代碼編寫(xiě)工作并進(jìn)行功能驗證之后，將發(fā)射機與接收機進(jìn)行了聯(lián)合凋試，驗證了本文設計實(shí)現的2發(fā)3收MIMOMC-CDMA基帶系統的基本功能。

　　2發(fā)3收MIMO系統的信道處理過(guò)程類(lèi)似于硬件仿真MIMO信道模塊，來(lái)自發(fā)射機2個(gè)發(fā)射端的信號xl，x2與信道矩陣相作用之后加入高斯白噪聲，得到3個(gè)數據：r1、r2、r3，送往接收機的3個(gè)接收天線(xiàn)端。接收機檢測算法是在假設2發(fā)3收MIMO信道矩陣的6個(gè)參數h11～h33己經(jīng)被正確估計出來(lái)的基礎上進(jìn)行的。系統聯(lián)合調試中的信道參數來(lái)自32個(gè)子載波的2發(fā)3收MIMOMC-CDMA的MATLAB仿真系統，首先得到仿真信道在每個(gè)載波上的參數，此時(shí)的信道參數為復數浮點(diǎn)數據;之后在MATLAB環(huán)境中編寫(xiě)一個(gè)將任意復數轉化為可設定點(diǎn)結構與位寬的十六進(jìn)制數據的程序，將這些復數信道參數轉化為Verilog編碼能夠識別的十六進(jìn)制數，本文實(shí)現中將這些信道參數轉化為位寬為16的十六進(jìn)制數，其中實(shí)部、虛部分別以高8位和低8位表示。在這8位中，1位為符號位，另外7位為預設的信道參數的值，其中2位為整數位，5位為小數位。

　　2.2 系統時(shí)鐘管理單元設計實(shí)現

　　為了滿(mǎn)足同步時(shí)序設計的要求，一般在FPGA設計中采用全局時(shí)鐘資源馭動(dòng)設計的主時(shí)鐘，以達到最低的時(shí)鐘抖動(dòng)和延遲，本文中時(shí)鐘管理單元的實(shí)現亦遵從這一原則。本文設計的系統時(shí)鐘產(chǎn)生結構模塊共使用3個(gè)Altera公司的OCMIP核來(lái)產(chǎn)生品振時(shí)鐘的6種分頻，輸入時(shí)鐘在第一個(gè)DCMIP核模塊中經(jīng)過(guò)一個(gè)IBIJFG后用來(lái)驅動(dòng)第二個(gè)和第三個(gè)OCMIP核模塊。

　　2.3 系統驗證結果

　　仿真條件設定為：?jiǎn)挝槐忍匦旁氡菶bNo=4，系統帶寬B=20 MHz，OVSF擴頻碼字號K=31，采用ch=2時(shí)的信道參數組模擬信道，長(cháng)信源隨機信號的長(cháng)度為L(cháng)=T×len=2 000×15=30 000，單用戶(hù)，AWGN信道。其中ErrorN為接收機統計所得的誤碼個(gè)數。圖1是采用QPsK調制方式時(shí)系統聯(lián)合調試的功能仿真結果，信宿模塊統計得到的誤碼比特數ErrorN為602，BER==602/30 000=0.020 067，接近EbNo=4時(shí)的仿真結果0.020 05。

　　隨著(zhù)調制階數的增加，系統的性能會(huì )有所下降，高階調制對系統硬件的要求會(huì )更高。圖2為使用Altera Quartus II 6.0仿真平臺的綜合工具得到的系統所占用的芯片資源情況。仿真所用的芯片與DE2開(kāi)發(fā)板上的芯片一致，均為Altera公司Altera CycloneII。因為對運算過(guò)程中涉及的乘法和復乘運算進(jìn)行了簡(jiǎn)化，并盡可能有效利用片內的定值模塊，極大地減少了資源消耗量。

　　本文首先提出了2發(fā)3收MIMO MC-CDMA基帶系統的系統聯(lián)合調試方案框架，使用硬件仿真MIMO信道模塊來(lái)實(shí)現發(fā)射機和接收機的連接，設計了跨6個(gè)時(shí)鐘域的系統時(shí)鐘管理單元來(lái)實(shí)現各個(gè)模塊之間的時(shí)鐘同步，并詳細介紹了時(shí)鐘管理單元的設計實(shí)現方法與功能仿真結果。對FPGA基帶系統進(jìn)行聯(lián)合調試，并與MATLAB仿真結果相比較，驗證了發(fā)射機和接收機的功能，并將整個(gè)基帶系統的RTL代碼成功下載到DE2開(kāi)發(fā)板的芯片上，調試成功。