基于VHDL的2FSK調制解調器設計
3.2 仿真結果
在MAX+PLUS軟件平臺上進(jìn)行布局布線(xiàn)后進(jìn)行波形仿真,其中clk為輸入主時(shí)鐘信號;start為起始信號,當start為“1”的時(shí)候,開(kāi)始解調;x為輸入信號,本文中在調制階段的被調制信號,即是調制信號中的輸出信號,y為輸出信號,在正常情況下y就是在調制信號中的輸入信號,在 q=11時(shí),m清零。在q=1O時(shí),根據m的大小,進(jìn)行對輸出基帶信號y的電平的判斷。在q為其它值時(shí),計數器m計下xx(寄存x信號)的脈沖數。輸出信號y滯后輸入信號×10個(gè)clk。仿真結果如圖5所示。

4 2FSK調制解調器整體設計
在整體設計過(guò)程中,整體電路如圖6所示,其中x為基帶信號,y為經(jīng)過(guò)調制解調后的解調信號。

調制解調器設計仿真結果如圖7所示。比較輸入信號x與輸出信號y,完全一樣,只是系統仿真結果有一定的延時(shí)。仿真結果表明,系統設計正確。

5 結論
本文基于2FSK的基本原理,進(jìn)行二進(jìn)制調制解調器的設計。運用VHDL語(yǔ)言對器件進(jìn)行功能描述,在MAX+PLUSⅡ軟件平臺上對所描述器件進(jìn)行時(shí)序仿真,最后下載至目標芯片EPM7032LC44-15,分配合理引腳,進(jìn)行仿真。設計過(guò)程中調制階段的基帶信號,經(jīng)調制仿真得到解調所需的輸入信號。解調階段對來(lái)自調制階段得到的信號進(jìn)行解調,所得解調信號即為原來(lái)調制基帶信號,起到了調制解調的作用。整個(gè)設計過(guò)程采用VHDL語(yǔ)言實(shí)現,設計靈活、修改方便,具有良好的可移植性及產(chǎn)品升級的系統性。
本文引用地址:http://dyxdggzs.com/article/156781.htm
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