基于SOPC的DDS信號發(fā)生器設計

摘 要：直接數字頻率合成技術(shù)是一種新型的信號產(chǎn)生方法，是現代信號源的發(fā)展方向。該系統由FPGA 控制模塊、鍵盤(pán)、LED 顯示組成，結合DDS 的結構和原理，采用SOPC 和DDS 技術(shù)，設計出具有頻率設置功能的多波形信號發(fā)生器。以Altera 公司的CycloneⅡ的核心器件EP2C35 為例，NIOS ⅡCPU 通過(guò)讀取按鍵的值，實(shí)現任意步進(jìn)、不同波形的輸出顯示功能。

　　0 引 言

　　直接數字頻率合成( Dir ect Dig ital Frequency Synthesis，DDS) 是一種新型的頻率合成技術(shù)，它把信號發(fā)生器的頻率穩定度、準確度提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內進(jìn)行精細的頻率調節。在現代通信領(lǐng)域中，DDS 的應用極其廣泛。實(shí)現DDS 常用的方法是采用專(zhuān)用的DDS 芯片，控制部分采用獨立的MCU ，這樣設計出來(lái)的系統的集成度和擴展性不盡人意。隨著(zhù)大規?，F場(chǎng)可編程門(mén)陣列的推出，SOPC 的不斷發(fā)展，設計人員可以在FPGA 的嵌入式軟核處理器上設計各種系統，滿(mǎn)足用戶(hù)需求。本文基于SOPC 技術(shù)設計直接數字頻率合成器，選用A ltera公司的新一代FPGA( Cyclone Ⅱ) 為核心，利用FPGA的邏輯單元實(shí)現相位累加等數字邏輯功能，在ROM 中分別放入正弦表、方波表、三角波表、鋸齒波表，用軟核CPU 做控制，實(shí)現頻率、相位、波形選擇等。這樣可以大大減小處理器外圍擴展電路數目，還提高了系統的穩定性和抗干擾能力，節省了內部資源。

　　1 系統方案設計

　　系統采用SOPC 設計方案。整體系統框圖如圖1所示，它由頻率預置電路、波形選擇、波形頻率控制、累加器、存儲波形數據的存儲器和D/ A 轉換電路、濾波電路組成。累加器模塊由10 位加法器與10 位寄存器級聯(lián)而成。波形存儲器中放入正弦波、方波、三角波、鋸齒波的數據。

圖1 整體系統框圖

　　1. 1 DDS 基本工作原理

　　DDS 的基本原理是利用采樣定理，通過(guò)查表法產(chǎn)生波形。一個(gè)完整DDS 結構圖如圖2 所示。

圖2 DDS 結構圖

　　相位累加器在每一個(gè)時(shí)鐘上升沿與頻率控制字K累加一次，當累加器計數大于2N 時(shí)，相位累加器相當于進(jìn)行一次取模運算。在每一個(gè)時(shí)鐘周期內，根據送給ROM 的地址，取出ROM 中與該地址相對應的波形的數據，讀取出ROM 中的數據后通過(guò)D/ A 轉換器，將數字量轉換成模擬量，通過(guò)低通濾波電路，可輸出一個(gè)平滑的波形。

　　假設頻率為f c 的載波，它的時(shí)域表達式為：

　　其相位表達式為：

　　輸出頻率f 0 與時(shí)鐘頻率f clk之間的關(guān)系滿(mǎn)足：

　　當K = 1 時(shí)，DDS 有最小頻率輸出，因此DDS 的步長(cháng)為f clk / 2N ，最大輸出頻率為f clk / 2。在本設計中，將N 設定為10 位，M 設定為12 位，相位累加器在時(shí)鐘的控制下，以步長(cháng)K 進(jìn)行累加，輸出N 位二進(jìn)制碼，并以其作為波形ROM 的地址，對波形存儲器ROM 尋址,波形存儲器ROM 輸出的數據經(jīng)過(guò)D/ A 轉換成階梯波后，經(jīng)過(guò)低通濾波器平滑后，便得到合成后的波形了，合成后的波形形狀取決于波形選取和ROM 中的數據。