USB 3．0中的CRC校驗原理及實(shí)現
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(3)發(fā)送端對輸入的數據作除法運算后，將所得到的余數按位取反，取反后的余數放在待發(fā)送數據的高位，組成了新的數據流。接收端CRC校驗采用與CRC產(chǎn)生相同的算法來(lái)實(shí)現，只是作為輸入數據的是原始的被除數數據和對應的CRC校驗碼組成的新數據流。如果接收端的余數與(2)的要求一致，則說(shuō)明接收端準確無(wú)誤地接收到了數據。
2 并行CRC校驗的設計
在USB 3．0協(xié)議中，數據最高傳輸速率高達5 Gb／s，串行方法無(wú)法滿(mǎn)足實(shí)時(shí)性要求。本文中，CRC校驗采用的是并行設計方法。
在USB 3．0協(xié)議中，數據收發(fā)是以字節為單位來(lái)傳輸的，所以在發(fā)送端和接收端可以通過(guò)一個(gè)8位移位寄存器將串行數據轉換成字節表示形式，然后再對數據進(jìn)行并行的CRC碼產(chǎn)生和校驗。本文引用地址：http://dyxdggzs.com/article/155417.htm
以鏈接控制字中的5位CRC為例，發(fā)送端并行CRC產(chǎn)生的設計結構如圖3所示。計數器用于產(chǎn)生標志信號，計數值為8時(shí)串并轉換結束。數據暫存寄存器獲取字節數據，經(jīng)組合邏輯計算后產(chǎn)生新的校驗寄存器值。并行CRC5的余數多項式表達式如下：
在接收端，按照和發(fā)送端同樣的電路，對發(fā)送端產(chǎn)生的CRC校驗碼和輸入的數據一并進(jìn)行CRC校驗，如果接收端成功接收，最后得到的CRC校驗碼為常數(01100)。
3 仿真結果
發(fā)送端和接收端的并行CRC產(chǎn)生和校驗設計用Verilog HDL實(shí)現，用ModelSim工具進(jìn)行仿真，發(fā)送端并行CRC產(chǎn)生和接收端CRC校驗的仿真波形分別如圖4和圖5所示。在發(fā)送端，每輸入8個(gè)數進(jìn)行一個(gè)并行的CRC5計算，crc_d寄存器的值隨發(fā)送的數不斷更新，直到最后產(chǎn)生一個(gè)余數，在接收端將該余數和發(fā)送端的數一并進(jìn)行CRC5校驗，最后CRC得到一個(gè)常數值01100。
4 結語(yǔ)
雖然并行方法在電路規模上比申行算法大，但是能夠在單位時(shí)間內完成更多位數據的校驗，可以有效降低電路的工作頻率，硬件實(shí)現也較容易。USB 3．0數據的最高傳輸速率高達5 Gb／s，采用并行CRC校驗設計完成USB 3．0數據傳輸中CRC碼的產(chǎn)生和校驗?？墒垢咚賃SB串行接口引擎電路方便地與UTMI接口。
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