一種高可靠性的計算機與FPGA串行通信的實(shí)現
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2 FPGA收發(fā)模塊的實(shí)現
要使FPGA具有數據的收發(fā)功能，則收、發(fā)兩模塊必不可少，與此相關(guān)聯(lián)的還需要收、發(fā)的時(shí)鐘即波特率產(chǎn)生器，收發(fā)監視器以及輸入／輸出緩沖器。本文采用先進(jìn)先出存儲器(First in First Out，FIFO)作為收發(fā)數據的雙向緩沖器。如圖3所示為FPGA實(shí)現串口數據收發(fā)的整體框圖。收、發(fā)模塊原理基本相同，只是發(fā)送區的發(fā)送控制信號受FIFO的讀空信號控制。本文重點(diǎn)介紹接收數據的過(guò)程。
2．1 接收區模塊
接收區模塊負責數據的串行接收并轉換為并行數據，然后送入FIFO存儲器以備后用。它主要由起始位檢測模塊、波特率可調的波特率產(chǎn)生模塊和接收模塊組成。
(1)波特率產(chǎn)生器
串行通信的傳輸受到通信雙方配備性能及通信線(xiàn)路的特性所左右，收、發(fā)雙方必須約定相同的速率進(jìn)行串行通信，即收、發(fā)雙方采用相同的數據傳輸速率，就儀器和工業(yè)場(chǎng)合來(lái)說(shuō)，最常見(jiàn)的數據傳輸率有4 800 b／s，9 600 b／s等，現在個(gè)人計算機提供的串行端口的數據傳輸率甚至達到115 200 b／s。若傳輸距離較近且設備提供的情況下使用最高的數據傳輸率。本文所列的波特率產(chǎn)生器靈活多變，可以根據實(shí)際條件選擇不同的數據傳輸率。設計中添加了一位撥碼開(kāi)關(guān)(Key)，故運行中可以在兩種波特率中進(jìn)行選擇。這里選用了4 800 b／s，9 600 b／s兩種常見(jiàn)的數據傳輸速率，當Key為低電平時(shí)選擇4 800 b／s，為高電平時(shí)選擇9 600 b／s。當然，以此類(lèi)推運用二個(gè)撥碼開(kāi)關(guān)即可實(shí)現4種波特率的互調等。
本文采用50 MHz時(shí)鐘源，所以要得到4 800 b／s和9 600 b／s的傳輸率分別需要進(jìn)行5 208次和31 250次分頻。分頻參數如表1所示。從表中第1，3兩行可以看出如果只用系統提供的50 MHz時(shí)鐘源，得到的兩種波特率均存在誤差0．006 4％?？梢造`活運用倍、分頻原理進(jìn)一步減小誤差。從表中第2，4行可以看出，當時(shí)鐘提高到150 MHz時(shí)，兩種數據傳輸率的分頻系數剛好能取到整數，也就是說(shuō)實(shí)際可以得到理想的數據傳輸速率。但從50～150 MHz需要經(jīng)過(guò)3倍頻，如果硬件允許的情況下可以采用3倍頻，能夠使傳輸可靠性更高，本文采用的就是此方法。由于設計中采用的硬件是Altera公司CycloneⅡ系列FPGA，擁有2個(gè)鎖相環(huán)，可以進(jìn)行靈活的倍、分頻，所以能夠滿(mǎn)足3倍頻的要求。本文引用地址：http://dyxdggzs.com/article/155412.htm
(2)起始位檢測器與接收模塊為使得程序清晰，這兩個(gè)模塊用狀態(tài)機進(jìn)行實(shí)現，如圖4所示。系統復位后進(jìn)入空閑狀態(tài)，空閑狀態(tài)時(shí)起始位檢測器不斷檢測接收管腳(RxD)上的信號，當檢測器檢測到低電平到來(lái)后，狀態(tài)轉移到接收狀態(tài)，接收模塊便按照約定的波特率開(kāi)始接收數據，如圖5所示。與此同時(shí)建立相應的接收位計數器，當計數滿(mǎn)11后(1位起始位、8位數據位、1位校驗位和1位停止位)，狀態(tài)又反跳到空閑狀態(tài)，如此循環(huán)下去，不斷接收來(lái)自上位機發(fā)送的數據。同時(shí)為使得接收的數據更加穩定，設計時(shí)在接收模塊接收時(shí)采用中間采樣的方法，如選擇9 600 b／s的數據傳輸率，則在半分頻系數即7 812時(shí)采樣數據。
2．2 存儲器
接收區接收一幀數據后將數據位存入臨時(shí)寄存器中，為防止新數據對其覆蓋，故在此添加一個(gè)存儲器，每接收1 B數據后將臨時(shí)寄存器中的數據寫(xiě)入FIFO中。這里采用了異步的先進(jìn)先出存儲器，實(shí)現簡(jiǎn)單，直接調用相應的IP核。模塊中選擇8位數據位，存儲深度可根據器件特性靈活選擇，這里選則4個(gè)字的存儲深度。本文只是為了測試通信的正確性，且收、發(fā)速率相同，所以4個(gè)字的存儲深度能夠滿(mǎn)足要求。FIFO外部管腳主要包括讀／寫(xiě)時(shí)鐘，數據輸入／輸出以及讀空信號，實(shí)驗中讀空信號rdempty送到發(fā)送檢測器輸入端用來(lái)控制FIFO對外的數據輸出。如圖6所示為其在QuartusⅡ下的功能仿真圖。wrclk和rdclk分別為寫(xiě)時(shí)鐘和讀時(shí)鐘，當寫(xiě)信號wrreq有效時(shí)將外部數據data寫(xiě)入FIFO，本設計中讀信號rdreq由讀空信號rdempty控制，當讀空信號rdempty為低電平(FIFO非空)時(shí)讀信號rdreq有效，此時(shí)將FIFO中的數據讀出并通過(guò)q端輸出，讀空FIFO后讀空信號rdreq跳到高電平。
3 基于VB的上位機程序設計
為了驗證PC機與FPGA硬件的通信，上位機采用Visual Basic開(kāi)發(fā)Windows下的測控軟件。就串口而言，利用VB開(kāi)發(fā)了串口通信程序有兩種方法：一是使用MSComm串口控件；二是調用Windows API函數。本文采用了前者，與調用API函數相比，MSComm控件實(shí)現更加方便、快捷。
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