聲納信號處理中UDP協(xié)議數據傳輸研究與設計
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2 系統實(shí)現
本文在FPGA中對所設計的系統進(jìn)行了驗證與硬件實(shí)現。發(fā)送過(guò)程的QuartusⅡ8．0仿真波形圖如圖6所示。
接收過(guò)程QuartusⅡ8．0仿真波形圖如圖7所示。本文引用地址：http://dyxdggzs.com/article/155092.htm
本系統中FPGA選用的是Altera公司的EP2S60F672C5。系統有3個(gè)時(shí)鐘域：系統時(shí)鐘、發(fā)送時(shí)鐘、接收時(shí)鐘。其時(shí)序分析結果如表1所示。
從表1中可以看出，系統時(shí)鐘為83．28 MHz，發(fā)送和接收時(shí)鐘分別達到93．57 MHz，79．16 MHz。因此，整個(gè)系統能夠滿(mǎn)足80 MB／s的速率要求。
3 結語(yǔ)
本文提出采用FPGA實(shí)現UDP協(xié)議棧，完成了架構設計、軟件仿真驗證及硬件實(shí)現。FPGA實(shí)現UDP協(xié)議棧的引入，加速了網(wǎng)絡(luò )數據處理能力，提高了開(kāi)發(fā)效率，降低了開(kāi)發(fā)成本，很好地提高了聲納系統中數據傳輸速率和系統性能。
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