基于FPGA的移動(dòng)通信中卷積碼編碼器設計
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3．2 時(shí)序仿真
在不考慮時(shí)延的情況下，對照圖4與圖5，兩者仿真波形一樣。從圖6可以看出卷積編碼器的時(shí)延為7．0 ns，這是因為功能仿真不考慮信號時(shí)延等因素，而時(shí)序仿真則是選擇了具體器件并完成布局布線(xiàn)后進(jìn)行的含定時(shí)關(guān)系的仿真，所以其仿真更接近真實(shí)器件運行特性，因而仿真精度更高。由于不同器件的內部時(shí)延不一樣，不同的布局，布線(xiàn)方案也會(huì )給時(shí)延造成很大的影響，因此在設計實(shí)現后，有必要對網(wǎng)絡(luò )和邏輯塊進(jìn)行時(shí)延仿真，分析定時(shí)關(guān)系，估計設計性能。本文引用地址：http://dyxdggzs.com/article/154639.htm
時(shí)序仿真后，再進(jìn)行器件編程和調測。實(shí)測結果完全正確，達到了設計要求。
4 結語(yǔ)
本文闡述了卷積碼編碼器的工作原理，利用FPGA器件，設計出了(2，1，9)卷積碼編碼器。仿真及測試結果表明，達到了預期的設計要求，并用于實(shí)際項目中。
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