基于SOPC的腦電信號實(shí)時(shí)處理

摘要：為滿(mǎn)足腦電信號采集、處理設備具有便攜式，實(shí)時(shí)性，數據量大的實(shí)際需求，提出了一種基于SOPC的腦電信號實(shí)時(shí)處理設計方案。用腦電極采集到的腦電信號經(jīng)過(guò)前期預處理(放大，濾波)、A／D模數轉換后，經(jīng)過(guò)SOPC系統對腦電信號進(jìn)行頻譜分析、特征提取，最后存儲或傳輸。整個(gè)設計圍繞SOPC系統，以NiosⅡCPU為核心，并與其他外圍設備集成，實(shí)現整個(gè)系統的控制與處理能力。利用SOPC系統實(shí)現的腦電信號采集系統，具有體積小、運算速度快、方案靈活的特點(diǎn)，為構建腦電信號實(shí)時(shí)處理系統提供了一個(gè)新技術(shù)方案。
關(guān)鍵詞：ADS1258；SOPC；腦電信號；實(shí)時(shí)處理

腦電信號是人體重要的生理信號，近年來(lái)，隨著(zhù)腦機接口的逐步興起和使用，腦電信號的實(shí)時(shí)性處理要求也越來(lái)越高，腦電信號實(shí)時(shí)處理的應用，使人們可以直接通過(guò)腦來(lái)表達想法或操作其他設備，而不需要通過(guò)語(yǔ)言或肢體的動(dòng)作，這對肢體殘缺的人來(lái)說(shuō)有著(zhù)極其重要的意義。
目前，國內外對腦電信號的處理基本上都是基于上位機進(jìn)行處理。文中提出了一種全新的設計方案：基于SOPC的腦電信號實(shí)時(shí)處理。SO PC(System on a Programmable Chip)稱(chēng)為可編程片上系統，是基于可編程邏輯器件(FPGA或CPLD)的可重構的SOC。利用FPGA的可編程邏輯資源，按照系統功能需求來(lái)添加接口功能模塊，既能實(shí)現目標系統功能，又能降低系統的成本和功耗。這樣就使得FPGA靈活的硬件設計與處理器的強大軟件功能有機地結合在一起，高效地實(shí)現SOPC系統；同時(shí)，嵌入式NiosⅡ軟核又可以方便的完成對數字信號處理模塊的控制和數據的讀寫(xiě)和存儲。

1 系統結構
文中的設計系統主要有信號預處理模塊、A／D轉換模塊和數據處理與存儲模塊3大部分組成。其中A／D轉換模塊和數據處理與存儲模塊是基于SOPC系統實(shí)現，是本文重點(diǎn)。核心控制芯片采用ALTERA公司生產(chǎn)的CycloneⅡ系列的FPGA，它實(shí)現對外圍電路的控制和數據的處理與存儲。系統總體結構如圖1所示。

1．1 信號預處理
腦電信號是很微弱的差模信號，具有低頻率，低幅度的特點(diǎn)。并且具有很強的背景噪聲和干擾，因此在采集前必須經(jīng)過(guò)必要的預處理，使其達到AD轉換的精度要求。所以前端預處理模塊有：前置放大器、50 Hz陷波器、高低通濾波器和主放大器等組成。人腦神經(jīng)活動(dòng)自發(fā)產(chǎn)生的生物電信號通過(guò)腦電極進(jìn)入儀器的前置放大器，在經(jīng)過(guò)低通濾波器濾波，50 Hz陷波器和固定增益放大，最終抑制50 Hz以上的干擾信號，
提取腦電信號。
1．2 設置ADC采樣率
本系統選用ADS1258作為模數轉換器，ADS1258是TI公司推出的一款高精度、低功耗、低噪聲的16通道(多路復用的)24位△-∑型模數轉換器(ADC)，其內部集成了輸入多路復用器、模擬低通濾波器、數字濾波器等功能。內部有多種控制寄存器，用戶(hù)通過(guò)不同的配置得到不同的A／D采樣速率、采樣模式、A／D轉換精度等。
ADS1258在自動(dòng)通道掃描工作模式下最高轉換速率可達每通道23．7 kSPS，是目前轉換速率極高的模數轉換器；轉換時(shí)功耗僅42 mW，24位分辨率，可在5 V單電源條件下工作，參考電壓可以設置為0～5 V。模擬輸入多路復用器可配置成8路差分輸入或16路單極輸入，多路復用器的輸出可通過(guò)外部獲得，這就能在A(yíng)DC輸入之前采用共享的信號調節通道。使用SPI接口進(jìn)行功能配置和數據傳輸，實(shí)驗證明它能滿(mǎn)足信號采集與處理的系統需求。
1．3 FPGA處理
腦電信號傳統處理方法有Wigner分布、小波分析、神經(jīng)網(wǎng)絡(luò )、非線(xiàn)性動(dòng)力學(xué)以及獨立分量，而腦電信號通常還會(huì )產(chǎn)生基線(xiàn)漂移和50 Hz交流及高次諧波干擾，因此還需要對信號進(jìn)行數字濾波，以增強抗干擾能力。與傳統的DSP相比，FPGA具有可重構、低成本和低功耗的優(yōu)勢，尤其是在多通道數據的采集和處理上，FPGA利用天然的并行架構，將發(fā)揮出一個(gè)至幾個(gè)數量級的優(yōu)勢。ALTERA公司的SOPC Builder可以幫助開(kāi)發(fā)者很容易完成系統的SOPC硬件平臺。用戶(hù)根據已有的硬件系統結構編寫(xiě)信號處理的算法程序，最終在FPGA上實(shí)現。