單片DSP處理器功能系統的SOPC技術(shù)設計

隨著(zhù)微電子技術(shù)和計算機工具軟件的發(fā)展，可編程片上系統SOPC的設計理念和設計方法成為了一種趨勢。為了解決傳統DSP處理器所面臨的速度問(wèn)題、硬件結構不可重構性問(wèn)題、開(kāi)發(fā)升級周期長(cháng)和不可移植性等問(wèn)題，我們應用Altera公司推出的Nios II嵌入式軟核處理器，提出了一種具有常規DSP處理器功能的Nios II系統SOPC解決方案。由于可編輯的Nios II核含有許多可配置的接口模塊核，因此用戶(hù)可根據設計要求，利用Quar-tusII和SOPC Builder對NiosII及其外圍系統進(jìn)行構建。而且用戶(hù)可通過(guò)Matlab和DSP Builder，或直接用VHDL等硬件描述語(yǔ)言設計，為Nios II嵌入式處理器設計各類(lèi)硬件模塊，并以指令的形式加入Nios II的指令系統，從而成為Nios II系統的一個(gè)接口設備，與整個(gè)片內嵌入式系統融為一體，而不是直接下載到FPGA中生成龐大的硬件系統。正是Nios II所具有的這些重要特點(diǎn)，使得可重構單片DSP處理器功能系統的設計成為可能。

1 系統結構
本系統為單片DSP可重構系統，能實(shí)現數字信號處理方面各種功能。其中，Nios II軟核處理器的建立，主要起人機交互和控制作用。FPGA的邏輯模塊從Nios II處理器接收控制信號和數據后，實(shí)現相應的硬件功能。系統結構框圖如圖l所示。除了軟核處理器Nios II外，存儲器和I／O接口以及FIR數字濾波器、IIR數字濾波器和DDS等應用模塊均可作為外設嵌入在FPGA中。這樣，整個(gè)DSP的數字信號處理部分全部集成在FPGA器件中，各模塊均受Nios II處理器的控制。Nios II處理器系統中有Avalon總線(xiàn)，它規定了控制器與從屬模塊間的端口連接以及模塊閫通信的時(shí)序。數字頻率合成器DDS通過(guò)Avalon總線(xiàn)與Nios II處理器相連，能很方便地完成控制及數據傳送。

本系統的FPGA采用Cyclone EPICl2，它有12 060個(gè)邏輯單元(LE)和2個(gè)鎖相環(huán)(PLLs)，提供6個(gè)輸出和層次時(shí)鐘結構以及復雜設計的時(shí)鐘管理電路。選用超高速10位D／A轉換器565l實(shí)現D／A轉換功能，轉換速率最高為150 MHz。整個(gè)系統在Nios II處理器的控制下，可實(shí)現FIR數字濾波、IIR數字濾波、快速傅里葉變換(FFT)算法、編／解碼、DDS功能模塊設計，以及由它構成的數控頻率調制、正交載波調制解調、數控相位調制等功能的信號發(fā)生器。
系統中各功能模塊的選擇，以及輸出信號調制方式和頻率的選擇，均可通過(guò)外接的按鍵自由選擇。下面構建一個(gè)具有常規DSP處理器功能的Nios II系統。

2 Nios II嵌入式系統設計流程
NiosII嵌入式處理器是Altera公司推出的一種專(zhuān)門(mén)為單芯片可編程系統(SOPC)設計而優(yōu)化的CPU軟核，是一種面向用戶(hù)、可以靈活定村的通用RISC(精簡(jiǎn)指令集)嵌入式CPU。它采用Avalon總線(xiàn)結構通信接口，帶有增強的內存、調試和軟件功能，可采用匯編或C、C++等語(yǔ)言進(jìn)行程序優(yōu)化開(kāi)發(fā)；具有32位指令集、32位數據通道和可配置的指令及數據緩沖。與普通嵌入式CPU系統的特性不同，其外設可以靈活選擇或增刪，可以自定制用戶(hù)邏輯為外設，可以允許用戶(hù)定制自己的指令集。由硬件模塊構成的自定制指令可通過(guò)硬件算法操作來(lái)完成復雜的軟件處理任務(wù)，也能訪(fǎng)問(wèn)存儲器或Nios II系統外的接口邏輯。設計者可以使用Nios II加上外部的Flash、SRAM等，在FPGA上構建一個(gè)嵌入式處理器系統。
完整的基于Nios II的SOPC系統是一個(gè)軟硬件復合的系統，因此在設計時(shí)可分為硬件和軟件兩部分。Nios II的硬件設計是為了定制合適的CPU和外設，在SOPCBuider和Quartus II中完成。在這里，可以靈活定制NiosII CPU的許多特性甚至指令；可以使用Altera公司提供的大量IP核來(lái)加快開(kāi)發(fā)Ntos II外設的速度，提高外設性能；也可使用第三方的IP核，或VHDL自己來(lái)定制外設。完成Nios II的硬件開(kāi)發(fā)后，SOPC Buider可自動(dòng)生成與自定義的Nios II CPU和外設系統、存儲器、外設地址映射等相對應的軟件開(kāi)發(fā)包SDK；在生成的SDK基礎上，進(jìn)入軟件開(kāi)發(fā)流程?？墒褂脜R編或C語(yǔ)言，甚至C++語(yǔ)言來(lái)進(jìn)行嵌入式程序設計，使用GNU工具或其他第三方工具進(jìn)行程序的編譯、鏈接及調試。

3 系統硬件設計
系統的硬件系統包括3個(gè)部分：FPGA部分、存儲器部分和外圍元器件部分。FPGA部分是建立在FPGA內的，在SOPC Buider中需要設計的就是該部分。其中包含1個(gè)NiosII CPU核，1個(gè)內部時(shí)鐘，1個(gè)Avalon總線(xiàn)控制器，連接Nios II核的下載和調試程序的JTAG_UART通信模塊，DDS接口模塊及DDS模塊，FIR、IIR數字濾波器接口模塊及功能模塊，編解碼模塊及接口模塊，以及Flash存儲器模塊等。其設計與一般的嵌入式開(kāi)發(fā)不同，可在Nios II核外(但還在同一個(gè)FPGA芯片內)加入相應的外設模塊核，并通過(guò)在片上的Avalon總線(xiàn)與Nios II相連。為使具有DSP處理器功能的Nios II系統正常工作，在FPGA外圍接有一些控制鍵，以調度各模塊的應用。

3．1 建立Nios II嵌入式處理器系統
首先，利用Quartus II建立項目工程，選用的目標器件為Cyclone EPIC12；再用SOPC Bider創(chuàng )建Nios II組件模型，生成硬件描述文件，鎖定引腳后進(jìn)行綜合與適配，生成Nios II硬件系統下載文件；然后建立Nios II嵌入式系統，從SOPC Buider組件欄中加入所需的組件(如Nios IICPU核、定時(shí)器Timer、JTAG_UART、Avalon三態(tài)總線(xiàn)橋、鍵輸入I／O口和Flash等)。另外，為了實(shí)現NiosII處理器對EPCS Flash存儲器的讀寫(xiě)訪(fǎng)問(wèn)，還要加入一個(gè)EPCS Serial F1ash Controller組件。通過(guò)此控制器將用于FPGA配置的SOF文件和CPU運行的軟件一并存于EPCS器件中，以便大大簡(jiǎn)化硬件系統組成結構。為了保證所有組件的地址安排是合法的，要對各組件地址實(shí)行自動(dòng)分配；最后進(jìn)行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成Nios II硬件系統的設計。
在Nios II硬件系統設計完成后。將配置文件下載到指定的FPGA中。通過(guò)SOPC Buider軟件窗口，可進(jìn)入Nios II IDE軟件開(kāi)發(fā)環(huán)境進(jìn)行軟件設計。

3.2 DSP處理器功能系統的建立
使用DSP Buider在FPGA上進(jìn)行DSP模塊的設計，可實(shí)現高速DSP處理。但是，在實(shí)際應用中，除了要求DSP高速外，由于DSP處理的算法往往比較復雜，如果單純使用DSP Bider來(lái)實(shí)現純硬件的DSP模塊，會(huì )耗費過(guò)多的硬件資源，因此有時(shí)也無(wú)法完成許多算法復雜的模型。而Nios II則是一個(gè)建立在FPGA上的嵌入式微處理器軟核，它有一個(gè)重要的特性是具有自定制指令。在DSP算法中會(huì )反復出現一些運算(如復數乘法器、整數乘法器、浮點(diǎn)乘法器等)，而在通用的CPU中都沒(méi)有專(zhuān)門(mén)用于復數乘法計算和浮點(diǎn)乘法計算的相關(guān)指令。在系統設計中，利用MATLAB、DSP Buider或者VHDL設計并生成復數乘法器、整數乘法器、浮點(diǎn)乘法器等硬件模塊。在Quartus II環(huán)境中對上述文件做一些修正后，在SOPC Buider窗口中將它們定制為相應的指令，并可設定或修改執行該指令的時(shí)鐘周期。在進(jìn)行DSP算法運算時(shí)，可通過(guò)匯編或C語(yǔ)言，甚至C++語(yǔ)言來(lái)運用這些自定義指令進(jìn)行嵌入式程序設計。
根據復數運算的算法，假設有2個(gè)復數為a+bj和c+dj，則乘法表述為：

圖2是用MATLAB、DSP Buider設計的復數乘法器模型。它實(shí)現了一個(gè)16位的復數乘法，虛部和實(shí)部都是16位，可以用一個(gè)32位的值表示該復數。在設計中，NiosII為32位數據，正好可以放置2個(gè)復數。

要將這個(gè)復數乘法器硬件模塊設置成相應的指令，還須進(jìn)行以下操作：
①單擊圖標SignalCompiler對其進(jìn)行轉換，選擇器件(用Cyclone)和Quartus II綜合器．轉換后使其生成SOPCBuider的PTF文件。
②退出MATLAB后，在Quartus II環(huán)境中對轉換后所生成的復數乘法器的頂層VHDL文件進(jìn)行修改。在SOPC Buider窗口雙擊CPU項，進(jìn)入“指令加入”編輯窗，將這個(gè)硬件模塊設置成自定義的復數乘法指令。
指令生成后，可利用Quartus II編輯C程序進(jìn)行測試；測試成功后，在DSP算法計算中遇到復數乘法就可以運用復數乘法指令。這種方法將常用的硬件模塊生成指令，通過(guò)軟硬件并存的設計方法在FPGA中實(shí)現較復雜的DSP算法，能夠將軟件的靈活性和硬件的高速性結合起來(lái)，較好地解決了現代DSP設計中的諸多問(wèn)題。但對于DDS模塊，還是以硬件形式固化在FPGA中?？梢愿鶕枰?，利用DDS設計出幅度、相位和頻率調制器。
另外，Nios II的外設是可任意定制的，Nios II系統的所有外設都是通過(guò)Avalon總線(xiàn)與Nios II CPU相接的。Avalon總線(xiàn)是一種協(xié)議較為簡(jiǎn)單的片內總線(xiàn)，Nios II通過(guò)Avalon總線(xiàn)與外界進(jìn)行數據交換。在本系統中，采用AvalonSlave外設方式加入了自定制AvalorL總線(xiàn)組件A／D轉換接口模塊、D／A接口模塊，用于控制采樣A／D的工作以及高速D／A的波形數據輸出；而自定義的Avalon總線(xiàn)組件DDS模塊接口和DSP功能轉換控制接口，則用于Nios II CPU對DDS模塊的控制，以及通過(guò)外部鍵盤(pán)來(lái)控制DSP功能的選擇。

結語(yǔ)
整個(gè)系統除了A／D、D／A轉換器和控制選擇鍵盤(pán)外接外，其余都在一片FPGA町編程芯片中。由于有NiosII作CPU，因此既可自定義指令，也可通過(guò)Avalon總線(xiàn)自定義各種接口模塊組件，使整個(gè)DSP系統的使用靈活多樣，在現代DSP技術(shù)中有著(zhù)越來(lái)越多的應用。