一種新型多DSP并行處理結構

簇內存在一個(gè)瓶頸,這是因為在每個(gè)周期里只有兩個(gè)處理器可以通過(guò)共享的總線(xiàn)進(jìn)行通信,其它的處理器則被阻塞,直到總線(xiàn)被釋放為止。由于A(yíng)DSP-21161N也可以在一個(gè)簇中進(jìn)行點(diǎn)對點(diǎn)的鏈路口傳送,該瓶頸很容易被消除。通過(guò)普通總線(xiàn)可以動(dòng)態(tài)的建立和激活處理器間的數據鏈接。由于A(yíng)DSP-21161N僅有兩個(gè)鏈路口,各處理器間只能兩兩相連構成一條鏈路,不相鄰的兩個(gè)處理器節點(diǎn)之間的通信則要通過(guò)中間節點(diǎn)給予支持。但由于A(yíng)DSP-21161N的鏈路口數據傳輸速率為100MB/s,而且傳輸字寬為8bit,基本可以消除此瓶頸的影響。

2.3 多處理器總線(xiàn)仲裁

多個(gè)ADSP-21161N可以共享外部總線(xiàn),而不需要另外的仲裁電路。間進(jìn)行仲裁,和主機處理器之間的總線(xiàn)控制權傳遞?？偩€(xiàn)仲裁可以采用兩種不同的優(yōu)先權機制解決總線(xiàn)請求的競爭:固定優(yōu)先權和循環(huán)優(yōu)先權。RPBA管腳決定使用哪種優(yōu)先權機制。當RPBA為高電平時(shí)選擇循環(huán)優(yōu)先;當RPBA為低電平時(shí)選擇固定優(yōu)先。由于循環(huán)優(yōu)先機制控制比較復雜,因此一般可用固定優(yōu)先機制,經(jīng)過(guò)實(shí)踐檢驗,固定優(yōu)先機制很容易用,而且效果不錯。在固定優(yōu)先機制中,參與競爭總線(xiàn)的ADSP-2116IN中,ID號最小的ADSP-21161N將成為主處理器,從而可以將優(yōu)先級較高的處理工作放在ID號較小的處理器中。在軟件優(yōu)先權控制上則需要較少的運算開(kāi)銷(xiāo)。

要連在一起,21161N的數量。每個(gè)處理器驅動(dòng)與自身ID2-0輸入相如果系統中的ADSP-21161N少于6片,應上拉為高電平。

3 多DSP并行處理結構的實(shí)現

ADSP-21161N具有設計多處理器系統的功能,包括總線(xiàn)控制仲裁、對其它ADSP-21161N的內部存儲器和IOP寄存器的訪(fǎng)問(wèn)等。在多個(gè)ADSP-21161N共享總線(xiàn)式多處理機系統中,任何一個(gè)處理器都可以成為總線(xiàn)控制者。

實(shí)現一個(gè)典型的多DSP并行處理結構,各處理器的三大總線(xiàn)要全部相連。圖2給出了一個(gè)基本的多處理器系統結構圖。在多處理器系統中,某一時(shí)刻總線(xiàn)由主處理器控制,并且主處理器驅動(dòng)所有總線(xiàn)。由于配置成多處理器后,包括片內存儲器以及IOP寄存器在內的所有地址空間是統一編址的,因此事實(shí)上只有兩個(gè)節點(diǎn)(處理器或外設)在同一時(shí)刻在總線(xiàn)上活動(dòng),而此刻總線(xiàn)對于其它節點(diǎn)來(lái)說(shuō)是阻塞的。這樣,其它接點(diǎn)只能通過(guò)鏈路口或者FLAG標志口進(jìn)行點(diǎn)對點(diǎn)通信來(lái)交換數據和消息。

在多處理器系統中,各控制線(xiàn)上除主DSP外的其它所有節點(diǎn)都屬于負載,所以對于每一根控制線(xiàn)來(lái)說(shuō)都是一個(gè)多負載的連接,必須在每個(gè)DSP附近接串接電阻以增強驅動(dòng)能力,否則會(huì )由于驅動(dòng)能力不足而導致所進(jìn)行的操作失效。另外在所有低電平有效的控制線(xiàn)上應接上拉電阻,以保證在沒(méi)有進(jìn)行操作時(shí)從DSP以及外設不會(huì )接收到虛假的指令。由于本系統是一個(gè)獨立的結構,并沒(méi)有與外部主機相連,故主機接口控制線(xiàn)在各DSP相連的情況下,應像其它未用管腳一樣根據ADI技術(shù)文檔的要求進(jìn)行處理。而本結構與外部的通信可以通過(guò)同步串口或者在總線(xiàn)上掛接一片雙端口RAM來(lái)進(jìn)行。

另外多處理器系統的時(shí)鐘、復位同步問(wèn)題是一個(gè)決定系統工作正常與否的關(guān)鍵問(wèn)題,各DSP的復位信號可同時(shí)接到看門(mén)狗的輸出端。時(shí)鐘信號必須在阻抗可控的傳輸線(xiàn)中傳輸,為保證各DSP的時(shí)鐘信號之間不存在相位差,或者說(shuō)相位差在系統允許的范圍內,一般應采取始端連接的方式。圖3給出了串聯(lián)傳輸線(xiàn)分配時(shí)鐘的例子,它允許在不同的路徑中存在延時(shí),每個(gè)設備必須在線(xiàn)的終端。傳輸路徑必須均勻分布,以使各路徑上的傳輸延遲相互匹配。匹配的反相器必須在同一IC上,且相互之間的時(shí)間滯后差必須小于1ns。

并行處理系統的硬件結構搭建好后,如何才能很好地發(fā)揮其超強的處理能力,則要靠軟件的設計來(lái)實(shí)現。為適應計算任務(wù)的多樣性,可以采用1片ADSP-21161N作任務(wù)管理器,另外5片ADSP-21161N作運算器的主、從式拓撲結構。這樣做還有利于實(shí)現指令間的流水處理,提高執行效率。而軟件實(shí)現則可以根據具體的要求來(lái)完成,考慮到系統的高速、高效、實(shí)時(shí)性,軟件可采用ADSP-21161N匯編語(yǔ)言進(jìn)行編程。

本文以通用高速實(shí)時(shí)信號處理系統的設計為應用背景,提出了一種由6片ADSP-21161N構成的并行處理結構。它充分利用ADSP-21161N芯片本身支持多處理器并行運算的特點(diǎn)構成了簇式多處理器結構,并輔以鏈路口互聯(lián)的點(diǎn)到點(diǎn)通信、FLAG標志互連的消息傳遞等靈活多樣的通信方式,具有運算能力強、I/O帶寬寬、通信手段方便多樣、能靈活地改變拓撲結構、可擴展、通用性強等特點(diǎn)。以此并行處理結構為核心輔之高速數據采集系統,并用高速FPGA作為系統控制設計實(shí)現了通用高速實(shí)時(shí)信號處理系統。實(shí)驗表明,這種并行計算結構易于控制,工作效率高,并且穩定可靠。