基于嵌入式微處理器和FPGA的高精度測頻設計

在測量過(guò)程中，有2個(gè)計數器分別對標準信號和被測信號同時(shí)計數。首先給出閘門(mén)開(kāi)啟信號(預置閘門(mén)上升沿)，此時(shí)計數器并不開(kāi)始計數，而是等到被測信號的上升沿到來(lái)時(shí)，計數器才真正開(kāi)始計數。然后預置閘門(mén)關(guān)閉信號(下降沿)到時(shí)，計數器并不立即停止計數，而是等到被測信號的上升沿到來(lái)時(shí)才結束計數，完成1次測量過(guò)程。從而實(shí)現了實(shí)際門(mén)控信號與被測信號的同步，進(jìn)而消除對被測信號計數產(chǎn)生的一個(gè)脈沖的誤差。

設在1次實(shí)際閘門(mén)時(shí)間τ中計數器對被測信號的計數值為Nχ，對標準信號的計數值為Ns。標準信號的頻率為fs，則被測信號的頻率為：

fχ＝(Nχ／Ns)×fs (1)

3 誤差分析

由式(1)可知，若忽略標頻的誤差，則等精度測頻可能產(chǎn)生的相對誤差為：

δ＝(fχ－fe／fe)×100％ (2)

其中，fe為被測信號頻率的準確值。在測量中，由于fχ計數的起停時(shí)間都是由該信號的上升沿觸發(fā)的，在閘門(mén)時(shí)間τ內對fχ的計數Nχ無(wú)誤差(τ＝Nχtχ)；對fs的計數Ns最多相差1個(gè)數的誤差，即│△Ns│≤1，其測量頻率為：

fe＝[Nχ／(Ns＋△Ns)]／fs (3)

將式(1)和式(3)代入式(2)，并整理得：

δ＝│△Ns│／Ns≤1／Ns－1／(τ×fs) (4)

由上式可以看出：測量頻率的相對誤差與被測信號頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標準信號頻率有關(guān)，即實(shí)現了整個(gè)測試頻段的等精度測量。閘門(mén)時(shí)間越長(cháng)，標準頻率越高，測頻的相對誤差就越小。標準頻率可由穩定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門(mén)時(shí)間縮短，即提高測試速度。

4設計框圖及實(shí)現

(1)前級電路

即首先對待測信號進(jìn)行處理使其達到與后級電路相兼容的脈沖信號。原理框圖如圖2所示。具體實(shí)現電路如圖3所示。

第一級電路是由開(kāi)關(guān)三極管組成的零偏置放大電路，以保證放大電路具有良好的高頻響應，當輸入信號為零或負電壓時(shí)，三極管工作在截止狀態(tài)，輸出為高電平，當輸入為正電壓時(shí)，三極管工作在飽和狀態(tài)(導通)，輸出電壓隨輸入電壓上升而下降。零偏置放大電路把如正弦波樣的正負交替波形變換成單向脈沖，這使得該電路可以測量任意方波信號、正弦波信號、鋸齒波信號、三角波信號等頻率。

第二級采用的是施密特非門(mén)觸發(fā)器CC74HC14，是對放大器輸出的信號進(jìn)行整形，使其輸出的信號成為與后級電路相兼容的脈沖信號。

(2)后級電路

圖4為測頻系統的主要模塊。圖4中各模塊用硬件描述語(yǔ)言Verilog HDL描述，通過(guò)EDA工具(ModelSim，Synplify，QuartusⅡ)進(jìn)行編譯、仿真、延時(shí)分析、管腳調整、綜合等步驟，最后燒錄到FPGA芯片中。將芯片與被測信號的放大整形模塊等外圍電路相連接，通過(guò)調試便完成了整個(gè)設計。

工作過(guò)程表示如下：

linux操作系統文章專(zhuān)題:linux操作系統詳解（linux不再難懂）

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