基于嵌入式微處理器和FPGA的高精度測頻設計

d_trigger實(shí)體實(shí)現門(mén)控信號和被測信號TCLK同步控制功能，內部有一個(gè)受被測信號TCLK上升沿同步的D觸發(fā)器和預置門(mén)控信號CL共同作用產(chǎn)生實(shí)際的門(mén)控信號。counter32b1和counter32b2分別對標準頻率BCLK和被測頻率TCLK計數，內部為帶異步復位的32位二進(jìn)制計數器的時(shí)序進(jìn)程。mux64_8是數據選擇器，根據地址信號se1不同取值，64位數據依次從data_out[7：0]端輸出。

即當CLR為1，D觸發(fā)器及兩個(gè)計數器清零。當預置門(mén)控信號CL為1時(shí)，及經(jīng)放大整形后的被測信號TCLK上升沿到來(lái)時(shí)，同步電路輸出dout＝1，帶使能端的2個(gè)計數器開(kāi)始計數；當預置門(mén)控信號CL為0時(shí)，被測信號TCLK下一個(gè)上升沿到來(lái)時(shí)，同步電路輸出dout＝0，即ena1＝ena2＝0，2個(gè)計數器停止計數。然后根據地址信號se1不同取值，64位數據依次從data_out[7：0]端輸出送入后端的乘法器和除法器模塊，按公式計算出被測頻率的值。

(3)嵌入式微處理器讀取測頻結果

本系統采用東南大學(xué)國家集成電路工程中心自主研發(fā)的嵌入式微處理器SEP 3203，并通過(guò)JTAG仿真器連接到PC機上的集成調試環(huán)境(IDE)軟件平臺，在IDE中統一完成C語(yǔ)言的編輯、編譯、連接。IDE選擇了ARM公司的開(kāi)發(fā)軟件ADS 1．2，利用處理機的Embedded-ICE性能，通過(guò)JTAG接口實(shí)現實(shí)時(shí)的仿真調試。整個(gè)系統具有高性能、低功耗、低成本的特點(diǎn)。本系統的平臺結構如圖5所示：

FPGA與嵌入式微處理器SEP 3203之間采用總線(xiàn)的方式進(jìn)行數據交換，也就是將FPGA看作總線(xiàn)上的一個(gè)并行外部設備。FPGA通過(guò)一個(gè)SRAM接口與嵌入式微處理器SEP 3203相通信。即從嵌入式微處理器SEF'3203的角度來(lái)看，FPGA與嵌入式微處理器SEP3203之間的通信就相當于SEP 3203與一個(gè)SRAM之間的通信。在程序中讀寫(xiě)指定區域的地址，可以實(shí)現對FPGA的讀寫(xiě)操作。嵌入式微處理器的軟件流程圖如圖6所示：

處理器SEP 3203的外部存儲器接口(EMI)提供了6個(gè)可配置的片選信號：CSA，CSB，CSC，CSD，CSE，CSF，用來(lái)實(shí)現對ROM，SRAM，NOR FLASH的片選。其中CSE，CSF、可以配置成SDRAM片選信號。FPGA模塊使用的是CSB片選信號。CSB片選的默認地址范圍為0x24000000～0x27FFFFFF，即FPGA組成的外設映射在SEP3203的地址空間為0x24000000～0x27FFFFFF，所以SEP3203在訪(fǎng)問(wèn)FPGA時(shí)只需讀寫(xiě)該地址空間中的任何一個(gè)地址，SEP3203能自動(dòng)產(chǎn)生相應的總線(xiàn)操作，從而讀取到FPGA的測頻結果。

5 仿真及驗證

取fs＝1 MHz為例，實(shí)際仿真的結果如圖7，圖8所示，由此驗證了等精度測頻的高精確度。

例1：標準頻率Fs為1 MHz；待測頻率Fχ為1 kHz。

由圖7看出Ns＝0x7DOH＝2 000；Nχ＝0x2H＝2，故測得頻率Fχ＝(N＝／Ns)*Fχ＝1 kHz。

例2：標準頻率Fs為1 MHz；待測頻率Fχ為7．288 kHz。

由圖8看出Ns＝0x80AH＝2 058；Nχ＝0xFH＝15，故測得頻率Fχ＝(Nχ／Ns)*Fs＝7 288．630 Hz。

采用等精度頻率測量方法測量精度保持恒定，不隨所測信號的變化而變化，再結合FPGA集成度高、高速和高可靠性的特點(diǎn)，使頻率的測頻范圍可達到0．1～1×10 8Hz，測頻全域的相對誤差恒定。

6 結 語(yǔ)

本測頻系統將嵌入式微處理器靈活的控制功能與FPGA器件的結合，突破了傳統電子系統的設計模式，使系統開(kāi)發(fā)速度快、成本低、系統性能大幅度提高。因此，在目前的電子設計中，充分利用嵌入式微處理器＋FPGA結構將起到事半功倍的效果。

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