基于FPDP的高速數據傳輸系統設計
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FPDP接收邏輯接收來(lái)自A／D板的回波數據，主要負責對數據緩沖區FIFO的寫(xiě)入操作。其工作流程如下：在FPDP總線(xiàn)數據有效(DVALIDn為低)時(shí)，FIFO的寫(xiě)請求Wr-req信號有效，此時(shí)數據隨著(zhù)寫(xiě)時(shí)鐘信號(Wr-clk即AD板發(fā)送過(guò)來(lái)的Ad-strob信號)寫(xiě)入FIFO。若FPDP總線(xiàn)數據無(wú)效，此時(shí)FIFO的寫(xiě)請求信號也無(wú)效，數據不能寫(xiě)入FIFO。
FPDP發(fā)送邏輯接負責將回波數據和其他飛機參數按照一定的格式打包，并經(jīng)由FPDP總線(xiàn)發(fā)送出去。其工作流程如下：FIFO的讀請求Rd-req信號由發(fā)送時(shí)序計數器產(chǎn)生，當計數器的計數值為一定值(A／D采集滿(mǎn)一幀數據)時(shí)，Rd-req有效，隨著(zhù)讀時(shí)鐘(Rd-clk即A／D板時(shí)鐘AD_strob)信號，數據從FIFO中讀出，此時(shí)計數器清零。數據按一定格式打包后，按FPDP單幀傳輸模式將打包數據送入DSP板。
FPDP發(fā)送邏輯應當在FPDP同步信號SYNCn到來(lái)后立即啟動(dòng)數據發(fā)送，這樣大大增強了數據傳輸的實(shí)時(shí)性和可靠性。值得注意的是，A／D板傳來(lái)的第一組回波數據來(lái)不及打包傳送給DSP板，因此要在FIFO中累積一組回波數據后再開(kāi)始往DSP板發(fā)送數據，這樣每次發(fā)給DSP板的一幀數據中，回波數據應為上一次A／D板發(fā)來(lái)的數據，這樣可以保證不丟失回波數據，只是最后一組回波數據仍然會(huì )存在于時(shí)序板中，采集不到，應當丟棄。
特別地，由于模塊的輸入輸出功能已確定，所以作為A／D板接收端的方向信號DIRn不被使用，而作為DSP板發(fā)送端的DIRn信號則常接低。對于輸入的SUSPENDn和NRDYn信號，A／D采集板對NRDYn信號不響應，所以FPGA對這兩個(gè)信號也不響應，避免干擾AD采集板的數據采集。本文引用地址：http://dyxdggzs.com/article/152271.htm
3 設計仿真
以下給出了基于Quartus 6．0的一段波形仿真圖，如圖4所示。
如圖4所示，為FPDP發(fā)送邏輯的仿真圖，其中FPDI_SUSPEND和FPDI_NRDY始終無(wú)效(為高)，在發(fā)送數據前FPDO_SYN先有效(為低)，此時(shí)FPDO_DVALID仍無(wú)效(為高)。在傳輸數據時(shí)，FPDO_DVALID有效(為低)，在時(shí)鐘FPDO_STROBP的上升沿將數據通過(guò)FPDP總線(xiàn)送出。
4 結束語(yǔ)
從以上的分析得出以下結論：
(1)該設計中，FPDP總線(xiàn)以其特有的前面板方式和傳輸機制，有效地解決了多塊板卡間的高速數據傳輸問(wèn)題；
(2)FPDP數據的高速、實(shí)時(shí)接收和發(fā)送是難點(diǎn)。該設計采用了一個(gè)片內FIFO緩沖區解決了此問(wèn)題。片內FIFO集成度高、占用資源少，有效地解決了系統需求；
(3)該設計使用同步信號作為接收幀的有效標志，提高了系統的實(shí)時(shí)性和可靠性。
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