基于DSP的視頻監控系統硬件設計
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本設計采用SONY公司專(zhuān)用信號處理器件CXD3142R作為信號處理器。CXD3142R是專(zhuān)用于對Ye，Cv，Mg和G補色單片CCD輸出信號進(jìn)行處理的低功耗、高效率的信號處理器；具有自動(dòng)曝光和自動(dòng)白平衡功能，可同時(shí)輸出復合視頻信號和YUV 8位數字信號輸出。內部集成9位A／D轉換器同步信號產(chǎn)生電路、外部同步電路和時(shí)鐘控制電路。此外，CXD3142R還具有串口通信功能，用戶(hù)可在PC機中預先設定好DSP中的寄存器值，通過(guò)串口下載到DSP，并對圖像信號進(jìn)行自動(dòng)曝光和自動(dòng)白平衡等處理。圖2為視頻信號處理模塊電路連接圖。本文引用地址：http://dyxdggzs.com/article/152243.htm
圖2中，H1，H2，XVl，XV2，XV3，XV4是CCD圖像傳感器的時(shí)序驅動(dòng)信號，EEPROM用來(lái)存儲DSP初始化的寄存器值。D0~D7是YUV數字信號。其具體工作流程：將CCD圖像傳感器采集的模擬信號經(jīng)CXA2096N進(jìn)行相關(guān)預處理后，相應數字信號經(jīng)VIN引腳傳給DSP(CXD3142)，DSP接收數字信號后，利用其內部AE／AWB檢測電路、同步信號產(chǎn)生電路、外同步電路以及相關(guān)算法對其進(jìn)行相關(guān)處理，處理完成后在行(H引腳)、場(chǎng)(V引腳)信號及時(shí)鐘信號(PCLK)的控制下將8位數字信號經(jīng)過(guò)D0~D7引腳傳給FPGA模塊進(jìn)行相關(guān)處理。通過(guò)引腳SCK、SI、SO、XCS串口通信，通過(guò)CSROM、CASI、CSASO、CASCK引腳與外部EEPROM通信，實(shí)現DSP相關(guān)的初始化。此外，IO引腳輸出經(jīng)DSP處理過(guò)的復合視頻信號，通過(guò)相關(guān)接口直接在CRT顯示器上顯示圖像處理結果。
2．3．3 FPGA模塊
為了實(shí)現實(shí)時(shí)預處理數字視頻信號數據，增加系統擴展性，該系統設計擴展一片由Xilinx公司生產(chǎn)的基于90 nm工藝制造的Spartan3E系列FPGA，其型號為XC3S250E-PQ208-4C，此FPGA具有較高的性?xún)r(jià)比，其內有25萬(wàn)個(gè)系統門(mén)，5508個(gè)邏輯單元(LC)，612個(gè)可配置邏輯塊(CLB)，216 Kbit的塊RAM，12個(gè)專(zhuān)用乘法器，158個(gè)可用的I／O接口，4個(gè)數字時(shí)鐘管理單元(DCM)。圖3為其電路連接圖。
DSP與FPGA的通信是由11根總線(xiàn)完成的，分別是8根數據線(xiàn)，行、場(chǎng)同步信號和數據時(shí)鐘總線(xiàn)。因為CXD3142RDSP輸出PAL(逐行倒相)制式的數字視頻信號，FPGA將此PAL制視頻信號轉換成VGA格式。首先將YUV(4：2：2)格式信號轉換成RGB(5：6：5)格式，然后利用2個(gè)SDRAM作為幀緩存，利用場(chǎng)間插值算法，完成隔行到逐行的轉換，并將幀率由25 Hz提升到60 Hz，同時(shí)產(chǎn)生SVGA格式、幀頻為60 Hz的行、場(chǎng)同步信號，并把被放大的圖像數據經(jīng)D／A轉換后輸出到VGA接口，VGA顯示器上實(shí)時(shí)顯示采集的圖像。
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