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嵌入式系統低功耗設計研究
作者：
時(shí)間：2009-12-22
來(lái)源：網(wǎng)絡(luò )
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2 硬件低功耗設計
2．1 選擇低功耗的器件
選擇低功耗的電子器件可以從根本上降低整個(gè)硬件系統的功耗。目前的半導體工藝主要有TTL工藝和CMOS工藝，CMOS工藝具有很低的功耗，在電路設計上盡量選用，使用CMOS系列電路時(shí)，其不用的輸入端不要懸空，因為懸空的輸入端可能存在感應信號，它將造成高低電平的轉換。轉換器件的功耗很大，盡量采用輸出為高的原則。
嵌入式處理器是嵌入式系統的硬件核心，消耗大量的功率，因此設計時(shí)選用低功耗的處理器；另外，選擇低功耗的通信收發(fā)器(對于通信應用系統)、低功耗的訪(fǎng)存部件、低功耗的外圍電路，目前許多通信收發(fā)器都設計成節省功耗方式，這樣的器件優(yōu)先采用。
2．2 選用低功耗的電路形式
完成同樣的功能，電路的實(shí)現形式有多種。例如，可以利用分立元件、小規模集成電路，大規模集成電路甚至單片實(shí)現。通常，使用的元器件數量越少，系統的功耗越低。因此，盡量使用集成度高的器件，以減少電路中使用元件的個(gè)數，減少整機的功耗。
2．3 單電源、低電壓供電
一些模擬電路如運算放大器等。供電方式有正負電源和單電源兩種。雙電源供電可以提供對地輸出的信號。高電源電壓的優(yōu)點(diǎn)是可以提供大的動(dòng)態(tài)范圍，缺點(diǎn)是功耗大。例如，低功耗集成運算放大器LM324，單電源電壓工作范圍為5～30 V。當電源電壓為15 V時(shí)，功耗約為220 mw；當電源電壓為10 V時(shí)，功耗約為90 mw；當電源電壓為5 V時(shí)，功耗約為15 mw?？梢?jiàn)，低電壓供電對降低器件功耗的作用十分明顯。因此，處理小信號的電路可以降低供電電壓。
2．4 分區／分時(shí)供電技術(shù)
一個(gè)嵌入式系統的所有組成部分并非時(shí)刻在工作，基于此，可采用分時(shí)／分區的供電技術(shù)。原理是利用“開(kāi)關(guān)”控制電源供電單元，在某一部分電路處于休眠狀態(tài)時(shí)，關(guān)閉其供電電源，僅保留工作部分的電源。
2．5 I／O引腳供電
嵌入式處理器的輸出引腳在輸出高電平時(shí)，可以提供約20 mA的電流，該引腳可以直接作為某些電路的供電電源使用，如圖2所示。處理器的引腳輸出高電平時(shí)，外部器件工作；輸出低電平時(shí)，外部器件停止工作。需要注意。該電路需滿(mǎn)足下列要求：外部器件的功耗較低，低于處理器I／O引腳的高電平輸出電流；外部器件的供電電壓范圍較寬。
2．6 電源管理單元設計
處理器全速工作時(shí)，功耗最大；待機狀態(tài)時(shí)，功耗比較小。常見(jiàn)的待機方式有兩種：空閑方式(Idle)和掉電方式(Shut Down)。其中，Idle方式可以通過(guò)中斷的發(fā)生退出，中斷可以由外部事件供給。掉電方式指的是處理器停止，連中斷也不響應，因此需要進(jìn)入復位才能退出掉電方式。
為了降低系統的功耗，一旦CPU處于“空轉”，可以使之進(jìn)入Idle狀態(tài)，降低功耗；期間如果發(fā)生了外部事件，可以通過(guò)事件產(chǎn)生中斷信號，使CPU進(jìn)入運行狀態(tài)。對于Shut Down狀態(tài)，只能用復位信號喚醒CPU。
2．7 智能電源設計
既要保證系統具有良好的性能，又能兼顧功耗問(wèn)題，一個(gè)最好的辦法是采用智能電源。在系統中增加適當的智能預測、檢測，根據需要對系統采取不同的供電方式，以求系統的功耗最低。許多膝上型電腦的電源管理采用智能電源，以筆記本電腦為例，在電源管理方面，Intel公司采取Speed Step技術(shù)；AMD公司采取Power Now技術(shù)；Transmeta公司采取Long Run技術(shù)。雖然這三種技術(shù)涉及到的具體內容不同，但基本原理是一致的。以采用Speed Step技術(shù)的筆記本電腦為例，系統可以根據不同的使用環(huán)境對CPU的運行速度進(jìn)行合理調整。如果系統使用外接電源，CPU將按照正常的主頻率及電壓運行；當檢測到系統為電池供電時(shí)，軟件將自動(dòng)切換CPU的主頻率及電壓至較低狀態(tài)運行。
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